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电路设计的代码实现及仿真
利用QuartusII13.1和ModelSim_AE进行电路设计和硬件语言的代码实现和仿真
机海听风
这个作者很懒,什么都没留下…
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verilog---D8---2020/3/26
一、向量点积乘法器算法:向量a = (a1, a2, a3, a4); b = (b1, b2, b3, b4),a·b = a1b1+a2b2+a3b3+a4b4原理图:代码实现:module vector(a1,a2,a3,a4,b1,b2,b3,b4,out); input [3:0] a1,a2,a3,a4,b1,b2,b3,b4; output [9:0] out; w...原创 2020-03-26 23:21:36 · 299 阅读 · 0 评论 -
verilog---D7---2020/3/24
一、跑马灯功能描述:设计一个4状态的走马灯(状态切换由开关SW0,SW1控制LED灯L0-L15):S0(SW1、SW0=00B):点亮一盏LED灯由右往左逐个点亮,如此循环S1(SW1、SW0=01B):点亮一盏LED灯由左往右逐个点亮,如此循环S2(SW1、SW0=10B):点亮一盏LED灯由右往左隔1个点亮,如此循环S3(SW1、SW0=11B):点亮一盏LED灯由左往右隔1个点...原创 2020-03-26 21:53:22 · 222 阅读 · 0 评论 -
verilog---项目导向D6---2020/3/23
任务和函数一、任务task <任务名>端口和类型声明局部变量声明 begin 语句; endendtask例子:task read_memory; input [15:0] address; //输入端口说明 output [31:0] data; //输出端口说明,即返回值 reg [3:0] counter; //变量类型说明 reg [7...原创 2020-03-23 22:25:26 · 166 阅读 · 0 评论 -
Verilog---项目导向D5---2020/3/22
1.代码实现:有限状态机一、设计一个“111”的序列检测器,当输入3个或3个以上“1”时,电路输出1,否则输出0(1)状态转移图方法:代码实现://设计一个“111”的序列检测器,当输入3个或3个以上“1”时,电路输出1,否则输出0module checker(z,x,clk);parameter s0=2'b00,s1=2'b01,s2=2'b10,s3=2'b11;output ...原创 2020-03-23 20:18:16 · 592 阅读 · 0 评论 -
转载:序列检测机
代码实现://功能:实现111序列检测器(使用FSM状态机)module sequence_111( input en, //输入使能(高位有效) input clk, //输入时钟 input rst, //复位信号(高位有效) input m_sequence, //输入序列...转载 2020-03-22 19:04:28 · 376 阅读 · 0 评论 -
Verilog---项目导向D4---2020/3/21
有限状态机1.米利型:输出和当前状态和输入有关2.摩尔型:输出只与输入有关编码方式:1.2进制编码:二进制编码状态,当跳转导致多个bit位改变时会有毛刺2.格雷码:状态跳转时,只有一个位变化,毛刺少一些3.one hot:n个状态就选n个bit位编码,:0001,0010,0100,1000代码方式:两段式:输出方程+激励方程,状态转移方程//(两段式)//第一个进程,同步时...原创 2020-03-22 16:47:37 · 298 阅读 · 0 评论 -
Verilog---项目导向D3---2020/3/20
一、模256计数器代码实现:module Counter256(clk,count,reset); output count; input clk,reset; reg [7:0]count; always @(posedge clk) if (!reset) count<=0; else if (count==8'b11111111) count<=...原创 2020-03-20 21:32:17 · 342 阅读 · 0 评论 -
Verilog---项目导向D2---2020/3/19
一、半加器原理图:代码实现://半加器,assign相当于连续赋值module halfadder(a,b,SO,CO); input a,b; output SO,CO; assign SO=a^b; assign CO=a&b;endmodule 仿真波形:...原创 2020-03-19 21:06:26 · 203 阅读 · 0 评论 -
Verilog---项目导向D1-2020/3/18
一、4选1多路数据选择器原理图:代码实现:module MUX41(a,b,c,d,s1,s0,y) input a,b,c,d; intput s1,s0; output y; reg y; always@(a,b,c,d,s1,s0) begin case({s1,s0}) 2'b00:y<=a; 2'b01:y<=b; 2'b10:y&l...原创 2020-03-18 21:39:02 · 257 阅读 · 0 评论