Verilog---项目导向D3---2020/3/20

一、模256计数器
代码实现：

module Counter256(clk,count,reset);
	output count;
	input clk,reset;
	reg [7:0]count;

	always @(posedge clk)
		if (!reset)
			count<=0;
		else if (count==8'b11111111)
			count<=0;
		else count<=count+1;
endmodule
	

仿真波形：

二、裁判电路
功能描述：设计一个有三个裁判的表决电路，当有2个及以上的裁判同意时，输出为1，否则为0
实现方式有4种，如下：
（1）真值表：输入端A,B,C，输出端OUT

原理图：

代码实现：

module referee(A,B,C,OUT);
	input A,B,C;
	output OUT;
	reg OUT;
	always@(A or B or C)
		case({
   A,B,C})
			3'b011:OUT<=1;
			3'b101:OUT<=1;
			3'b110:OUT<=1;
			3'b111:OUT<=1;
			default