Verilog---项目导向D5---2020/3/22

1.代码实现：有限状态机

一、设计一个“111”的序列检测器，当输入3个或3个以上“1”时，电路输出1，否则输出0
（1）状态转移图方法：
代码实现：

//设计一个“111”的序列检测器，当输入3个或3个以上“1”时，电路输出1，否则输出0
module checker(z,x,clk);
parameter s0=2'b00,s1=2'b01,s2=2'b10,s3=2'b11;
output z;
input clk,x;
reg [1:0]state,next_state;
reg z;
always@(posedge clk)
	case(state)
		s0:if (x)
				begin
					next_state<=s1;
					z=0;
				end
			else 
				begin
					next_state<=s0;
					z=0;
				end
		s1:if (x)
				begin
					next_state<=s2;
					z=