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FPGA学无止境
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宁静致远dream
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时钟专题--->(007)时钟延时
FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。FPGA设计不是简单的芯片研究,主要是利用 FPGA 的模式进行其他行业产品的设计。与 ASIC 不同,FPGA在通信行业的应用比较广泛。原创 2024-06-15 07:00:00 · 12 阅读 · 0 评论 -
时钟专题--->(006)时钟不确定性
FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。FPGA设计不是简单的芯片研究,主要是利用 FPGA 的模式进行其他行业产品的设计。与 ASIC 不同,FPGA在通信行业的应用比较广泛。原创 2024-06-14 23:24:43 · 12 阅读 · 0 评论 -
时钟专题--->(005)时钟偏斜
FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。FPGA设计不是简单的芯片研究,主要是利用 FPGA 的模式进行其他行业产品的设计。与 ASIC 不同,FPGA在通信行业的应用比较广泛。原创 2024-06-13 00:00:00 · 20 阅读 · 0 评论 -
时钟专题--->(004)时钟抖动
FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。FPGA设计不是简单的芯片研究,主要是利用 FPGA 的模式进行其他行业产品的设计。与 ASIC 不同,FPGA在通信行业的应用比较广泛。原创 2024-06-12 00:00:00 · 19 阅读 · 0 评论 -
时钟专题--->(003)时钟定义
FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。FPGA设计不是简单的芯片研究,主要是利用 FPGA 的模式进行其他行业产品的设计。与 ASIC 不同,FPGA在通信行业的应用比较广泛。原创 2024-06-11 00:00:00 · 17 阅读 · 0 评论 -
时钟专题--->(002)时钟源
FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。FPGA设计不是简单的芯片研究,主要是利用 FPGA 的模式进行其他行业产品的设计。与 ASIC 不同,FPGA在通信行业的应用比较广泛。原创 2024-06-10 00:00:00 · 15 阅读 · 0 评论 -
时钟专题--->(001)时钟介绍
FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。FPGA设计不是简单的芯片研究,主要是利用 FPGA 的模式进行其他行业产品的设计。与 ASIC 不同,FPGA在通信行业的应用比较广泛。原创 2024-06-09 12:02:55 · 18 阅读 · 0 评论 -
parameter与localparam使用区别
1.1 parameter与localparam使用区别1.1.1 本节目录1)本节目录;2)本节引言;3)FPGA简介;4)parameter与localparam使用区别;5)结束语。1.1.2 本节引言“不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。1.1.3 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器原创 2021-03-01 23:35:45 · 710 阅读 · 0 评论 -
Vivado过程文件解释
1.1 Vivado过程文件解释1.1.1 本节目录1)本节目录;2)本节引言;3)FPGA简介;4)Vivado过程文件解释;5)结束语。1.1.2 本节引言“不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。1.1.3 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路原创 2021-03-01 23:24:06 · 275 阅读 · 0 评论 -
4G/5G简介
1.1 4G/5G简介1.1.1 本节目录1)本节目录;2)本节引言;3)FPGA简介;4)4G/5G简介;5)结束语。1.1.2 本节引言“不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。1.1.3 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的原创 2021-03-01 23:14:23 · 537 阅读 · 0 评论 -
FPGA双沿发送之Verilog HDL实现
1.1 FPGA双沿发送之Verilog HDL实现1.1.1 本节目录1)本节目录;2)本节引言;3)FPGA简介;4)FPGA双沿发送之Verilog HDL实现;5)结束语。1.1.2 本节引言“不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。1.1.3 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础原创 2021-02-25 23:21:35 · 356 阅读 · 0 评论 -
FPGA双沿发送之ODDR原语实现
Xilinx FPGA时钟设计1 设计环境(1)Vivado 2019.1软件;(2)笔记本电脑;2 设计功能利用输入50MHz时钟,输出3个用户时钟,时钟频率分别为10MHz、50MHz、100MHz;3 设计原理利用Xilinx FPGA 时钟IP核输出3个用户时钟。4 设计仿真时钟激励 + 时钟模块。5 练习题利用时钟IP核输出200MHz时钟?使用Vivado软件进行功能仿真?...原创 2021-02-25 23:19:43 · 630 阅读 · 0 评论 -
Xilinx FPGA单端时钟设计方法
1.1Xilinx FPGA单端时钟设计方法1.1.1 本节目录1)本节目录;2)本节引言;3)FPGA简介;4)Xilinx FPGA单端时钟设计方法;5)结束语。1.1.2 本节引言“不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。1.1.3 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展.原创 2021-02-23 23:13:18 · 508 阅读 · 1 评论 -
Xilinx FPGA差分时钟转单端时钟设计
1.1Xilinx FPGA差分时钟转单端时钟设计1.1.1 本节目录1)本节目录;2)本节引言;3)FPGA简介;4)Xilinx FPGA差分时钟转单端时钟设计;5)结束语。1.1.2 本节引言“不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。1.1.3 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础.原创 2021-02-23 23:11:09 · 3583 阅读 · 1 评论 -
利用PLL IP核产生用户时钟
1.1 利用PLL IP核产生用户时钟1.1.1 本节目录1)本节目录;2)本节引言;3)FPGA简介;4)利用PLL IP核产生用户时钟;5)结束语。1.1.2 本节引言“不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。1.1.3 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为原创 2021-02-23 23:06:11 · 522 阅读 · 0 评论 -
利用MMCM IP核产生用户时钟
1.1 利用MMCM IP核产生用户时钟1.1.1 本节目录1)本节目录;2)本节引言;3)FPGA简介;4)利用MMCM IP核产生用户时钟;5)结束语。1.1.2 本节引言“不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。1.1.3 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是原创 2021-02-23 23:04:31 · 616 阅读 · 2 评论 -
FPGA双沿采样之Verilog HDL实现
1.1 FPGA双沿采样之Verilog HDL实现1.1.1 本节目录1)本节目录;2)本节引言;3)FPGA简介;4)FPGA双沿采样之Verilog HDL实现;5)结束语。1.1.2 本节引言“不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。1.1.3 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础原创 2021-02-23 22:49:46 · 682 阅读 · 0 评论 -
Quartus Win10系统USB-Blaster驱动识别解决方法
1.1 Quartus Win10系统USB-Blaster驱动识别解决方法1.1.1 本节目录1)本节目录;2)本节引言;3)FPGA简介;4)Quartus Win10系统USB-Blaster驱动识别解决方法;5)结束语。1.1.2 本节引言“不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。1.1.3 FPGA简介FPGA(Field Programmable Gate原创 2021-02-03 23:52:09 · 2782 阅读 · 0 评论 -
Vivado定制DDR3 IP核注意事项
1.1 Vivado定制DDR3 IP核注意事项1.1.1 本节目录1)本节目录;2)本节引言;3)FPGA简介;4)Vivado定制DDR3 IP核注意事项;5)结束语。1.1.2 本节引言“不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。1.1.3 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步原创 2021-02-03 23:51:25 · 526 阅读 · 1 评论 -
FPGA系统设计考虑因素
1.1 FPGA系统设计考虑因素1.1.1 本节目录1)本节目录;2)本节引言;3)FPGA简介;4)FPGA系统设计考虑因素;5)结束语。1.1.2 本节引言“不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。1.1.3 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路原创 2021-01-29 23:03:54 · 177 阅读 · 1 评论 -
VHDL常用操作符介绍
1.1 VHDL常用操作符介绍1.1.1 本节目录1)本节目录;2)本节引言;3)FPGA简介;4)VHDL常用操作符介绍;5)结束语。1.1.2 本节引言“不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。1.1.3 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(A原创 2021-01-29 23:00:07 · 1794 阅读 · 2 评论 -
DDR3初始化时间测试
1.1 DDR3初始化时间测试1.1.1 本节目录1)本节目录;2)本节引言;3)FPGA简介;4)DDR3初始化时间测试;5)结束语。1.1.2 本节引言“不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。1.1.3 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(A原创 2021-01-24 22:29:56 · 609 阅读 · 0 评论 -
Verilog实现3分频实例
1.1 Verilog实现3分频实例1.1.1 本节目录1)本节目录;2)本节引言;3)FPGA简介;4)Verilog实现3分频实例;5)结束语。1.1.2 本节引言“不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。1.1.3 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用原创 2021-01-14 22:35:44 · 434 阅读 · 0 评论 -
System verilog随机系统函数$urandom使用方法
1.1 System verilog随机系统函数$urandom使用方法1.1.1 本节目录1)本节目录;2)本节引言;3)FPGA简介;4)System verilog随机系统函数$urandom使用方法;5)结束语。1.1.2 本节引言“不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。1.1.3 FPGA简介FPGA(Field Programmable Gate Arra原创 2021-01-12 22:12:50 · 3084 阅读 · 0 评论 -
System verilog随机系统函数$random使用方法
1.1 System verilog随机系统函数$random使用方法1.1.1 本节目录1)本节目录;2)本节引言;3)FPGA简介;4)System verilog随机系统函数$random使用方法;5)结束语。1.1.2 本节引言“不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。1.1.3 FPGA简介FPGA(Field Programmable Gate Array)原创 2021-01-12 22:11:58 · 1802 阅读 · 0 评论 -
FPGA控制不其他芯片
1.1 FPGA控制不其他芯片1.1.1 本节目录1)本节目录;2)本节引言;3)FPGA简介;4)FPGA控制不其他芯片;5)结束语。1.1.2 本节引言“不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。1.1.3 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(A原创 2021-01-11 22:22:39 · 118 阅读 · 0 评论 -
Vivado MMCM IP核接口信号介绍
1.1 Vivado MMCM IP核接口信号介绍1.1.1 本节目录1)本节目录;2)本节引言;3)FPGA简介;4)Vivado MMCM IP核接口信号介绍;5)结束语。1.1.2 本节引言“不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。1.1.3 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进原创 2020-12-20 23:57:28 · 710 阅读 · 0 评论 -
FPGA资源不足导致vivado生成bit失败
1.1 FPGA资源不足导致vivado生成bit失败1.1.1 本节目录1)本节目录;2)本节引言;3)FPGA简介;4)FPGA资源不足导致生成bit失败;5)结束语。1.1.2 本节引言“不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。1.1.3 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步原创 2020-12-15 10:58:38 · 1217 阅读 · 1 评论 -
FPGA可综合语句建立原则
1.1 FPGA可综合语句建立原则1.1.1 本节目录1)本节目录;2)本节引言;3)FPGA简介;4)verilog简介;5)FPGA可综合语句建立原则;6)结束语。1.1.2 本节引言“不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。1.1.3 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步原创 2020-12-10 23:43:51 · 184 阅读 · 0 评论 -
(27)呼吸灯verilog与VHDL编码(学无止境)
5 呼吸灯verilog与VHDL编码1 本章目录1)FPGA简介2)Verilog简介3)VHDL简介4)呼吸灯verilog编码5)呼吸灯VHDL编码6)结束语2 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。FPGA设计不是简单的芯片研究,主要原创 2020-11-21 23:33:59 · 358 阅读 · 0 评论 -
(26)计数器verilog与VHDL编码(学无止境)
4 计数器verilog与VHDL编码1 本章目录1)FPGA简介2)Verilog简介3)VHDL简介4)计数器verilog编码5)计数器VHDL编码6)结束语2 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。FPGA设计不是简单的芯片研究,主要原创 2020-11-21 23:33:07 · 932 阅读 · 0 评论 -
(25)二分频verilog与VHDL编码(学无止境)
3 二分频verilog与VHDL编码1 本章目录1)FPGA简介2)Verilog简介3)VHDL简介4)二分频verilog编码5)二分频VHDL编码6)结束语2 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。FPGA设计不是简单的芯片研究,主要原创 2020-11-21 23:31:58 · 696 阅读 · 0 评论 -
(24)打两拍verilog与VHDL编码(学无止境)
2 打两拍verilog与VHDL编码1 本章目录1)FPGA简介2)Verilog简介3)VHDL简介4)打两拍verilog编码5)打两拍VHDL编码6)结束语2 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。FPGA设计不是简单的芯片研究,主要原创 2020-11-21 23:30:32 · 585 阅读 · 1 评论 -
(23)触发器verilog与VHDL编码(学无止境)
1 触发器verilog与VHDL编码1 本章目录1)FPGA简介2)Verilog简介3)Systemverilog简介4)D触发器VHDL编码5)D触发器VHDL编码6)结束语2 FPGA简介FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。FPGA设计不是简单原创 2020-11-21 23:29:17 · 1160 阅读 · 2 评论 -
FPGA学无止境(目录篇)
说明:为了让您快速找到对您感兴趣的文章,可以通过目录快速查找,节省时间,加油!1 FPGA学无止境目录0)(0)PCIE接口目录(学无止境)1)(1)PCIE接口应用领域(学无止境)2)(2)PCIE简介(学无止境)3)(3)PCIE中断简介(学无止境)4)(4)FPGA JTAG接口连接(学无止境)5)(5)vivado不能生成bit文件(学无止境)6)(6)SMC接口采集数据出现错误(学无止境)7)(7)Xilinx PCIE 接口调试总结(学无止境)8)(8)F原创 2020-10-24 00:22:15 · 429 阅读 · 0 评论 -
(22)Xilinx FPGA PCIE中断接口(学无止境)
1 引言最近在做一个项目,用到PCIE接口。主要是FPGA与ARM通过PCIE接口进行通信,中断调试一直不通有2个月,最近也算是找到原因,FPGA中断上报后,CPU可以收到中断。所以,这里整理一下FPGA中断相关信号。2 中断信号开发软件:vivado 2018.2硬件型号:K7 FPGAPCIE IP核对应的中断信号如下:input wire cfg_interrupt output wire cfg_interrupt_rdy ...原创 2020-09-29 15:00:57 · 2764 阅读 · 2 评论 -
(21)xilinx PCIE 开发方法(学无止境)
1 xilinx FPGA PCIE开发总结1)参考资料主要是阅读PCIE IP用户手册;其次就是利用网络平台进行PCIE理论知识充电。《pg054-7series-pcie.pdf》《网络资源》2)参考样例a)官方PCIE样例XAPP1052。该样例支持DMA功能和传统中断。说明:中断为传统中断,如果想使用MSI中断,需要驱动软件配置MSI中断类型。b)官方PCIE样例PIO。该样例支持寄存器读取。不支持中断,需要用户自己编写。3)参考论文利用网络资源学习F原创 2020-09-29 14:50:50 · 1671 阅读 · 0 评论 -
(20)Xilinx PCIE中断调试成功(学无止境)
0 调试环境FPGA与ARM通过PCIE接口进行数据交互。下位机为FPGA,上位机为ARM。1 遇到问题开发软件:vivado 2018.3硬件型号:Xilinx K7/V7 FPGAFPGA主动发送MSI中断,CPU一直进不来中断函数。也就是说CPU收不到FPGA发送的MSI中断。具体现象:FPGA拉高中断请求信号(cfg_interrupt ),PCIE IP核一直没有响应中断(cfg_interrupt_rdy 信号一直为低)。2 解决方法FPGA中断配置和发送没有问原创 2020-09-29 11:26:50 · 2226 阅读 · 1 评论 -
(19)Xilinx PCIE中断理论(学无止境)
0 PCIE中断应用a)基于PCIE接口数据采集系统中断应用系统架构:下位机是FPGA(Xilinx K7/V7/A7 FPGA),上位机是CPU(ARM、PowerPC、DSP、PC主机);数据处理:FPGA进行数据采集并缓存。当数据缓存到一定程度时,FPGA产生一个中断信号通知上位机接收数据。b) 基于交换机或者系统状态上报中断应用系统架构:下位机是FPGA(Xilinx K7/V7/A7 FPGA),上位机是CPU(ARM、PowerPC、DSP、PC主机);数据处理:FPGA原创 2020-09-29 11:16:58 · 3841 阅读 · 0 评论 -
(18)ADS1675高速模式采样率异常解决(学无止境)
1 ADS1675简介ADS1675是一种高速,高精模拟 - 数字转换器(ADC ) 。采用了先进的Δ-Σ ( ΔΣ )架构,它的运行速度高达4MSPS出色的AC性能和直流精度。该器件提供两种速度模式,在高速模式的装置可以被设置在操作无论是4MSPS或2MSPS 。在低速模式下,它可设置在任一1MSPS进行操作, 500KSPS ,250KSPS或125ksps采样率。2 问题描述从网上查找ADC高速模式采样率异常时,发现也有遇到类似问题的,但是没有一个说明解决方法的。2.1 同行遇到的问题a)原创 2020-09-22 16:45:07 · 1370 阅读 · 3 评论