m0_46498597的博客

名言：工欲善事必先利器。1 问题描述ISE14.7与win10 64位系统无法完美兼容，即使破解也会导致随机性生成bit文件失败。之前笔者也尝试了好多解决方法，但是经过最近调试时，之前发布的解决方法还是 不能永久的解决生成bit文件报错。临时解决方法：重新生成bit文件或者删除调试IP核。这两种方法笔者都尝试过，只是偶尔能解决生成bit文件报错。但是，真正调试FPGA代码时，如果没有调试信号，那么如何进行在线调试呢？2 解决方法解决方法：使用ISE14.7 32bit打开FPGA工程即可

名言：踩过的坑，尽量避免第二次掉坑，只有这样才是明智的。1 问题描述1.1 最近使用ISE14.7软件进行项目设计，遇到很多问题，当然了，不断解决出现的问题，不断的提升自己技术，但是在开发软件上浪费了很多问题。1.2 工程准备好，准备上板调试时，添加调试核（添加 ChipScope Definition and Connection File）时，File name起了一个和设计顶层不一样，生成bit文件时，布局布线过不了，报error。2 解决方法解决以上问题，重新添加调试核，名字起一

名言：水滴石穿。1 Vivado IP综合选项到底如何选择？在Vivado定制IP时，选择"Customize IP"后会弹出一个框。细心的设计人员可以看到Synthesis Options可以选择，一种叫做”Global”，另一种叫”Out of Context (OOC)”。其中”Out-Of-Context”是“脱离上下文”的意思。”Global”即全局。2 Global和Out-Of-Context区别？1）Global选项不会产生.dcp文件，因为工程综合的时候是对IP核的源码进.

名言：不为失败找借口！1 什么是条件编译？一般情况下，Verilog HDL源程序中所有的行都将参加编译。调试中希望只对一部分内容指定编译的条件，这就是“条件编译”。2 为什么要使用条件编译？在FPGA设计中，可能有的模块是不使用的，但某时候可能需要使用。这种情况下，就可以发挥条件编译的优势。使用建议：条件编译一般在调试中使用，调试结束可以去掉条件编译。3 条件编译格式是什么？条件格式一：`ifdef 宏名称 程序1`else 程序2`endif条件格式二：`if..

名言：持续学习使你成为一个成熟的完整人！！！引言：一直从事Xilinx FPGA开发，开发软件有vivado 、ISE、modelsim等，对于Intel FPGA开发项目较少，QuartusII软件基本不会使用。最近项目应用到intel FPGA CPLD进行相关芯片使能控制，刚好梳理一下QuartusII开发流程。1 Intel FPGA开发步骤1）工程建立：建立与您的开发平台相对应的工程。2）逻辑设计：包括很多设计手段，如AHDL、VHDL、Verilog HDL、原理图等，一般采用硬

1.1 FPGA 常用存储器比较1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA 常用存储器比较5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（

1.1 FPGA RAM存储器设计1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA RAM存储器设计；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成

1.1 FPGA ROM存储器设计1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4） FPGA ROM存储器设计；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集

1.1 FPGA控制AD7768采集1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4） FPGA控制AD7768采集；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专

1.1 FPGA阻塞赋值与非阻塞赋值用法1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA阻塞赋值与非阻塞赋值用法；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是

1.1 FPGA RTL级设计原则1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA RTL级设计原则；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成

1.1 FPGA设计时避免使用循环语句1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA设计时避免使用循环语句；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为

1.1 Vivado综合简介1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）Vivado综合简介；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASI

1.1 FPGA设计思想与技巧1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA双沿采样之IDDR原语实现；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用

1.1 内容可寻址存储器CAM简介1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）内容可寻址存储器CAM简介；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成

1.1 FPGA设计思想与技巧1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA设计思想与技巧；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（A

1.1 以太网接口简介1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）以太网接口简介；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的

1.1 Xilinx FPGA PLL输出不能直接连接IO解决方法1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4） Xilinx FPGA PLL输出不能直接连接IO解决方法；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在P

1.1 FPGA跨时钟域处理方法延迟法1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA跨时钟域处理方法延迟法；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为

1.1 Vivado生成bit文件报错彻底解决1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）Vivado生成bit文件报错彻底解决；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展

1.1 Verilog实现AXI4-Lite源代码1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）Verilog实现AXI4-Lite源代码；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进

1.1 System verilog利用class类打印信息1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）System verilog利用class类打印信息；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等

1.1 FPGA外挂DDR存储器简介1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA外挂DDR存储器简介；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用

1.1 Vivado FIFO IP核接口信号介绍1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）Vivado FIFO IP核接口信号介绍；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进

2.05 SystemVerilog语言编写呼吸灯2.5.1 本节目录1）章节目录；2）FPGA简介；3）SystemVerilog简介；4）SystemVerilog语言编写呼吸灯；5）本节结束；2.5.2 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

2.04 SystemVerilog语言编写计数器2.4.1 本节目录1）章节目录；2）FPGA简介；3）SystemVerilog简介；4）SystemVerilog语言编写计数器；5）本节结束；2.4.2 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

2.03 SystemVerilog语言编写二分频2.3.1 本节目录1）章节目录；2）FPGA简介；3）SystemVerilog简介；4）SystemVerilog语言编写二分频；5）本节结束；2.3.2 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

2.02 SystemVerilog语言编写打两拍2.2.1 本节目录1）章节目录；2）FPGA简介；3）SystemVerilog简介；4）SystemVerilog语言编写打两拍；5）本节结束；2.2.2 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

2.01 SystemVerilog语言编写D触发器2.1.1 本节目录1）章节目录；2）FPGA简介；3）SystemVerilog简介；4）SystemVerilog语言编写D触发器；5）本节结束；2.1.2 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点

1）遇到问题FPGA与微处理器进行数据交互用到了SPI接口总线，SPI总线已经很成熟了，网上也有好多开源代码。但是，项目开发调试中也遇到SPI通信丢帧验证问题。2）解决方法a、设计思路为：SPI用户模块和SPI接口模块。b、SPI用户模块负责接收数据并进行数据处理，主要是封包和FIFO跨时钟域处理。调试时，发现FIFO出现偶尔写满状态，修改FIFO深度，还是会出现FIFO写满状态。所以，不能通过该方法解决SPI传输丢数问题。c、找到真正原因，SPI内部变量复位时，初始值不应该给0，给0导

1 引言微处理（ARM、单片机）在特殊的环境下，运行代码或程序会跑到非预期状态，也就是说系统可能会进入死循环，这种情况微处理器无法进行自我恢复，只能通过复位或者重启进行解决。看门狗就是解决这种情况。2 实现方法看门狗实现主要由两种方法，分别为硬件实现和软件实现。由于硬件实现一般考虑到成本，则一般选择使用软件实现。基于FPGA实现看门狗功能已经成为一种通用方法。3 基本原理利用FPGA实现看门狗基本原理为：利用FPGA的并行性实时监测微处理器送来的喂狗信号（定时电平信号），当FPGA监测.

1 引言原语，即primitive。笔者主要从事Xilinx FPGA开发，这里只介绍XIlinx FPGA原语。使用原语的好处，可以直接例化使用，不用定制IP；项目开发中经常用到和IO有关的原语。2 原语介绍1）IBUFIBUF是输入缓存，一般vivado会自动给输入信号加上，不需要手动添加。2）IBUFDSIBUFDS是IBUF的差分形式，也就是说接收差分信号然后转为单端信号。3）BUFG全局时钟缓存，接收时钟时使用。4）IDDR接收双沿采样数据，例如：千兆RGMII接口

1 引言当FPGA BIT文件在线调试结束后，就不能下载BIT文件了，BIT文件加载掉电丢失；这时就需要固化FPGA文件，一般是将BIT文件转换为MCS文件，然后将该文件加载到FLASH中，掉电不会丢失，但是加载完后需要重启板卡。2 BIT文件转换为MCS文件流程2.1 使用软件1）ISE14.7（IMPCAT）2）vivado 2018.32.2 MCS转换流程（IMPCAT）1）转备好要转换的bit文件；2）打开软件IMPCAT；3)打开Creat PROM File

1 引言FPGA bit下载到FPGA的RAM中，掉电丢失，使用MCS文件下载到flash中掉电不会丢失。但是在线调试时，下载bit文件就会很方便，每次更新FPGAbit文件，进行下载调试即可。2 bit文件下载流程如下：1）打开IMPCAT软件；2）双击Boundary Scan，Right click to Add Device or initialize JATG Chain，initialize Chain；3）选择要下载的bit文件（选择bit文件路径），弹出Attach SP

1 引言作为FPGA工程师，在开发设计中免不了遇到一些非FPGA相关问题，这些问题一般需要与其他工程师进行沟通确认或者一起定义通信协议等；需要沟通的工程师有硬件工程师、系统工程师、算法工程师、软件工程师、FPGA工程师、测试工程师等。2 FPGA与硬件工程师交集硬件设计人员提供硬件板卡（板卡有FPGA芯片），FPGA开发是基于板卡开发和验证，也就是说FPGA工程师主要是验证硬件人员设计硬件是否OK；若OK代表板子硬件设计没有问题。有的设计是否正确需要与硬件设计人员进行确认，因为有的设计较为特殊，F.

1 FPGA开发必备1、 FPGA理论知识。2 、 FPGA开发语言。3 、 FPGA代码编辑器。4 、 FPGA仿真软件。5 、 FPGA开发软件。6 、 FPGA调试软件。7 、 FPGA板卡。8 、 FPGA硬件测试。9 、 FPGA文档编写。10 、FPGA时序收敛。2 结束语如果遇到问题，可以一起沟通讨论，邮箱：jhqwy888@163.com。...

1 问题描述开发软件：ISE14.7。硬件平台：Xilinx Spartan6。PLL的时钟直接连接到IO，map失败是报错误，错误如下：Place:1136 - This design contains a global buffer instance, <system_clk_BUFGP/BUFG>, driving the net, <ila0_clk>, that is driving the following (first 30) non-clock load

1 chipscope调试流程1 、打开ISE14.72、 生成bit文件3 、双击chipscope PRO Analyzer4、 点击类似蜘蛛一样的快捷键（Open Cable/Search JTAG Chain）。5、 右键DEV:0 MyDevice(XC6SLX25)--->Configure--->点击Select New File--->选择bit文件（top.bit）--->点击ok。6、 点击Trigger Setup设置触发条件、采样深度等。7、点击

1 Xilinx FPGA开发软件Vivado软件vivado 2015.2vivado 2016.1vivado 2016.4vivado 2017.4vivado 2018.1vivado 2018.2vivado 2018.3vivado 2019.1ISE软件ISE14.72 结束语如果遇到问题，可以一起沟通讨论，邮箱：jhqwy888@163.com。...

1 Xilinx FPGA型号项目使用过的FPGA型号有：A77系列FPGA A7K77系列FPGA K7 160T7系列FPGA K7 325T7系列FPGA K7 410T7系列FPGA K7 U 7系列FPGA K7 U+7系列FPGA V7 485T7系列FPGA V7 690TZ77系列FPGA Z7 7007 xc7z007sclg400-27系列FPGA Z7 70107系列FPGA Z7 70207系列FPGA Z7 70307系列FPGA Z7 70..