Verilog 赋值冲突 分析

Verilog 的 变量 使用 为 一写 多读 ，赋值冲突 违反了 一写 ，多条赋值语句 对 同一变量赋值会导致赋值冲突产生。

产生赋值冲突的几种情况：

组合逻辑

1、无反馈的组合串行逻辑赋值冲突

always@(a,b)
begin
    t = a & b    ;//无效的赋值
    t = a | b    ;//有效的赋值
end

2、 反馈在前的组合串行逻辑赋值冲突

always@(a,b)
begin
    t = ~t       ;//无效的赋值
    t = a | b    ;//有效的赋值
end

3、反馈在后的组合串行逻辑赋值

always@(a,b,c)
begin
    t = a & b    ;
    t = t & c    ;//等效于 t = a & b & c
end

时序逻辑

        在时序逻辑中、不存在真正的反馈，位于时序逻辑的串行语句中出现赋值冲突时，按照HDL 语言的执行思路，写在最后面的一条语句才是有效的

always@(posedge clk)
begin
    t = a & b    ;//无效赋值
    t = a | b    ;//有效赋值
end