双端口BRAM 分析

双端口BRAM 具有两套独立的时钟、数据、地址、控制信号,允许两套信号独立的对RAM进行随机地址访问。虽然双口BRAM两套接口都可以操作ram,但是操作的都是同一片空间。

1、真双端口bram

两套信号都可以对RAM进行读写操作。HDL code 描述如下:

reg    [7:0]    RAM[0:255]
    
// A 口
always@()
begin
    if(we_A == 1'b1)
    begin
        RAM[addr_A]    <=    din_A    ;
    end    
    dout_A    <=    RAM[addr_A]    ;
end

// B 口
always@(posedge clk)
begin
    if(we_B == 1'b1)
    begin
        RAM[addr_B]    <=    din_B    ;
    end
    dout_B    <=    RAM[addr_B]    ;
end

2、简单双端口BRAM

A 口 写、B口读

reg    [7:0]    RAM[0:255]    ;

// A口
always@(posedge clk)
begin
    if(we == 1'b1)
    begin
        RAM[addr_A]    <=    din_A    ;
    end
end

//B 口
always@(posedge clk)
begin
    dout_B    <=    RAM[addr_B]    ;
end

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在 Vivado 中,双端口 BRAM(Block RAM)的读写时序需要根据具体的设计进行调整。下面是一些常见的双端口 BRAM 读写时序示例: 1. 简单的同步读写时序 在这种情况下,读操作和写操作都是同步的,并且使用相同的地址和时钟信号。时序如下: ``` ________ CLK __| |__ ________ ADDR __| |__ ________ WE ______| |____ __________________ DIN __| |__ ________ DOUT __| |__ ``` 2. 简单的异步读写时序 在这种情况下,读操作和写操作都是异步的,并且使用相同的地址信号。时序如下: ``` __________________ ADDR __| |__ ________ WE ______| |____ __________________ DIN __| |__ ________ OE __| |__ ________ DOUT __| |__ ``` 3. 带有读写使能信号的同步时序 在这种情况下,读操作和写操作都是同步的,并且使用不同的读写使能信号。时序如下: ``` ________ CLK __| |__ ________ ADDR __| |__ ________ WE ______| |____ ________ WEN __| |__ ________ DIN __| |__ ________ OE __| |__ ________ REN __| |__ ________ DOUT __| |__ ``` 4. 带有读写使能信号的异步时序 在这种情况下,读操作和写操作都是异步的,并且使用不同的读写使能信号。时序如下: ``` __________________ ADDR __| |__ ________ WE ______| |____ ________ WEN __| |__ ________ DIN __| |__ ________ OE __| |__ ________ REN __| |__ ________ DOUT __| |__ ``` 根据具体的设计要求,可以调整双端口 BRAM 的读写时序。需要注意的是,在设计时需要遵循 FPGA 的时序限制,以确保信号能够稳定传输。

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