Verilog：HDLBits刷题-for循环、全加器

前言

这是我第二次刷HDLBits的题，第一次是刚接触FPGA时，为了快速入门Verilog，第一次刷题跟着B站视频刷的，但是现在发现没有很大的用处，个人感觉还是有一点Verilog基础后，再来刷HDLBits会好一点，虽然很多人说这上面的题都很简单，但是还是值得刷一遍，里面几乎涵盖了Verilog的所有常用语法，并且还可以尝试用不同方法解同一道题。

代码

以下是我写的每道题的代码和思路

---

More Verilog Features

注意：

1. for循环
2. 全加器、减法器

// 使用三目运算找出最小值
module top_module (
    input [7:0] a, b, c, d,
    output [7:0] min);

    assign min = (((((a<b)?a:b)<c)?((a<b)?a:b):c)<d)?((((a<b)?a:b)<c)?((a<b)?a:b):c):d;

endmodule

// 为什么会提到奇偶校验
module top_module (
    input [7:0] in,
    output parity); 
    assign parity = ^in;

endmodule


//
module top_module( 
    input [99:0] in,
    output out_and,
    output out_or,
    output out_xor 
);
    assign out_and = &in;
    assign out_or = |in;
    assign out_xor = ^in;

endmodule

// 翻转100位,使用for 循环
// 注意for循环主体没有花括号
module top_module( 
    input [99:0] in,
    output [99:0] out
);

    integer  i;
    always @(*) begin
        for(i = 0;i<100;i=i+1)
            out[i] = in[99-i];
    end
endmodule


// ============================  5  ============================
// 循环+累加
// 注意：累加结果要先赋初值；累加255个输入
module top_module( 
    input [254:0] in,
    output [7:0] out );

    integer i;
    always @(*) begin
        out = 8'd0;
        for(i=0;i<255;i=i+1)begin
            out = out + in[i];
        end
    end

endmodule

// ============================  6  ============================
// 100个全加器，注意第0个全加器进位是cin；后面的进位就是cout[i-1]
// 疑惑：generate
module top_module( 
    input [99:0] a, b,
    input cin,
    output [99:0] cout,
    output [99:0] sum );

    integer i;
    always @(*) begin
        for(i=0;i<100;i=i+1)begin
            if(i==0)begin
                {cout[i],sum[i]} = a[i]+b[i]+cin;    
            end
            else
                {cout[i],sum[i]} = a[i]+b[i]+cout[i-1];    
        end
    end

endmodule


// module top_module( 
//     input [399:0] a, b,
//     input cin,
//     output cout,
//     output [399:0] sum );

//     integer i;
//     always @(*) begin
//         for(i=0;i<100;i++)begin
//             if(i==0)begin
//                 {cout,sum[4*i+3:4*i]}=a[4*i+3:4*i]+b[4*i+3:4*i]+cin;
//             end
//             else begin
//                 {cout,sum[4*i+3:4*i]}=a[4*i+3:4*i]+b[4*i+3:4*i]+cout[i-1];
//             end
//         end
//     end

// endmodule

module top_module( 
    input [399:0] a, b,
    input cin,
    output cout,
    output [399:0] sum );
 
    wire[99:0]	cout_to_cin;
    
    generate
        genvar i;
        for(i = 0; i <= 99; i = i + 1)begin:BCD_adder
            if(i == 0)begin
                bcd_fadd bcd_fadd_inst(
                    .a		(a[4 * i + 3: 4 * i]		),
                    .b		(b[4 * i + 3: 4 * i]		),
                    .cin	(cin			),
                    .sum	(sum[4 * i + 3: 4 * i]		),
                    .cout	(cout_to_cin[0]	)
                );
            end
            else begin
                bcd_fadd bcd_fadd_inst1(
                    .a		(a[4 * i + 3: 4 * i]	),
                    .b		(b[4 * i + 3: 4 * i]	),
                    .cin	(cout_to_cin[i - 1]		),
                    .sum	(sum[4 * i + 3: 4 * i]  ),
                    .cout	(cout_to_cin[i]			)
                );
            end
        end
        assign cout = cout_to_cin[99];
    endgenerate
endmodule