Quartus II实现D触发器

一、软件准备

Quartus、modelsim安装配置
Modelsim SE版本的安装及使用方法

二、认识D触发器

D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。
因此，D触发器在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
D触发器有集成触发器和门电路组成的触发器。触发方式有电平触发和边沿触发两种，前者在CP(时钟脉冲)=1时即可触发，后者多在CP的前沿（正跳变0→1）触发。
D触发器的次态取决于触发前D端的状态，即次态=D。因此，它具有置0、置1两种功能。
对于边沿D触发器，由于在CP=1期间电路具有维持阻塞作用，所以在CP=1期间，D端的数据状态变化，不会影响触发器的输出状态。
D触发器应用很广，可用做数字信号的寄存，移位寄存，分频和波形发生器等等。

三、创建D触发器原理图并仿真

1.创建工程

File->New Project Wizard:

点击Next

设置工程的存储位置和项目名称

直接点击next:

选择芯片：cycloneIVE系列的EP4CE11529C7

EDA Tool Setting设置

最后点击finish即可
此时界面上会出现顶层文件名和项目名：

2.新建原理图文件

打开QuartusII,选菜单“File”一“New”，在弹出的“New-”对话框中选择“ Design Files” 的原理图文件编辑输入项“Block block diagram/schematic File"按"OK"后将打开原理图编辑窗。

点击按纽“ Symbol Tool”或直接双击原理图空白处，从“ Symbol”窗中选择
需要的符号，或者直接在“name”文本框中键入元件名

4 个 nand2 与非门，1 个 not 非门，2个输入管脚和2个输出管脚，并连线，最终如下图：

然后保存即可

3.编译

进行编译

无错误

查看硬件电路观察建造了电路是否正确：
点击【Tools】→【Netlist Viewers】→【RTL Viewer】。

4.仿真波形图

新建波形文件。如上面新建图形文件的方法，从“file”中选择“new”，然后从出现的对话框中选择“university program VWF”。
点击“OK”。

输入波形文件。在波形文件编辑器左端大片空白处双击，出现“insert node or bus”对话框，点击“node finder”按钮。如图。

然后在随后出现的“node finder”对话框中点击“list”按钮，则半加器中所有的输入输出引脚全部出现在对话框左边。再在该界面上点击“>>”，则把左边所有的端口都选择到右边，进入波形，如图。

编辑输入CLK，产生时钟信号

输入D随便设置几个低电平和高电平

将其保存

5.仿真测试

这两个分别是功能仿真和时序仿真

四、调用D触发器并仿真

1.创建工程

与上面相同

2.新建原理图文件

方法和上面相同，如图

3.编译

保存并编译，然后查看原理图：

4.查看功能仿真和时序仿真的波形图

方法和上相同

五、使用verilog语言编写D触发器实现仿真

1.新建工程（同上）

2.新建Verilog HDL 文件

代码：

//dwave是文件名
module dwave(D,CLK,Q);
    input D;
    input CLK;
    output Q;

    reg Q;

    always @ (posedge CLK)//我们用正的时钟沿做它的敏感信号
    begin
        Q <= D;//上升沿有效的时候，把d捕获到q
    end
endmodule

3.编译

4.仿真波形图

可以跟前面一样仿真，这里使用modelsim SE进行手动仿真

六、总结

三种方式的对比：输入原理图能更清楚的了解D触发器的内部结构，调用D触发器最方便，但对D触发器的内部结构来说就不太清楚，Verilog语言在遇到比较复杂的电路图时会更容易。
通过三种方式实现D触发器及时序仿真的过程，可以发现D触发器的基本功能是在复位信号为1的时候，CLK的上升沿会引起Q值的变化。