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RSS订阅原创 数字集成电路设计课设项目巡礼（一）：一种具有报时功能及解锁调時的数字時锺
阅前提示：本篇文章不仅涉及状态机、時锺的设计，还使用到了之前所写过的一些设计模块如按键的下降沿小消抖检测等。在文初先附上所调用到笔者之前关于简单12H数字时钟模块和下降沿检测模块的分析：一种比较简单的12H数字時锺按键的边沿检测简述文章目录前言一、项目描述与功能二、各模块原理与代码实现1.時锺模块（1）底层BCD加法器（2）60进制计数器和12进制计数器（3）完整時锺模块的描述2.按键的下降沿检测3.七段数码管显示4.按键持续有效时间的描述5.测试文件（testbench）总结提示：前言
2021-03-18 14:34:36
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原创 FPGA学习笔记七：使用Verilog语言设计一个较大规模的复杂计数器（HDLBits第151-156题）
目录????前言一、设计要求与模块功能二、各个底层模块的设计（一）千进制计数器（二）四位右移位寄存计数器（三）1101序列识别模块（四）计数使能状态机（五）复杂计数器完整状态机模块三、顶层模块的设计1.顶层的设计要点及优化(1)状态转移逻辑的设计思路(2)例化模块及其端口描述总结前言本文基于HDdLBits题目中的最后一个难点部分，也就是第151-156题。在学习完之前章节的各类语法、组合逻辑电路、时序逻辑电路以及状态机的设计之后，我们应该有一定的能力去设计一个更加复杂的电路。本次博客所讲述的是一个
2021-03-04 16:16:29
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原创 FPGA学习笔记四：使用有限状态机解决输入序列判定的若干问题系列一（基于Verilog）
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档目录????前言一：简单的序列检测器（一）二：基于双状态状态机的序列检测器1.引入库2.读入数据总结三级标题四级标题五级标题六级标题前言提示：这里可以添加本文要记录的大概内容：例如：随着人工智能的不断发展，机器学习这门技术也越来越重要，很多人都开启了学习机器学习，本文就介绍了机器学习的基础内容。提示：以下是本篇文章正文内容，下面案例可供参考一：简单的序列检测器题目：（一）示例：pandas 是基于NumPy 的一种工具，
2021-02-23 22:30:31
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原创 FPGA学习笔记三：基于Verilog描述语言的12H时钟 [代码开源]
文章目录（一）前言（二）电路结构一、适用于本题的BCD码计数器二、基于BCD计数器的60进制与12进制加法器1.60进制计数器：（1）设计思路与原理（2）代码实现：2.12进制计数器（1）设计思路与原理（2）代码实现三、顶层模块（top_module）四、仿真结果1.波形仿真结果2.RTL电路图（1）top_module RTL仿真图示（2）60进制计数器counter_60（12进制与之基本相同）（三）总结1.设计总结2.其它设计方法与代码（一）前言本次博客基于HDLBits（题目传送门☞HDLBi
2021-02-10 19:34:08
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原创 FPGA学习笔记二：输入电路的各种边沿检测（内含Verilog代码）
文章目录一、边沿检测的简述二、上升沿与双边沿的检测方法1.上升沿的检测方法（下降沿方法自行类比）（1）设计思路（2）实现与功能评估（3）改进与代码实现2.双边沿的检测方法（1）设计思路总结a.改进思路：五级标题六级标题一、边沿检测的简述二、上升沿与双边沿的检测方法1.上升沿的检测方法（下降沿方法自行类比）（1）设计思路 检测电路其侧重电路的设计而非代码的书写能力我们的设计目标是能够在一个时钟周期内（两个上升沿之间）检测到输入信号的上升沿（即由0到1的跳变）。因此要明确：电路中至少要有时序逻辑电
2021-02-06 00:34:59
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原创 FPGA学习笔记一（verilog语言）：模块的例化和生成块语句（generate）的应用
#include “reg52.h”#include “absacc.h”#include “head_define.h”uchar ADC_accuracy(){uchar res,count,res_ac;res_ac=0;for(count=0;count<3;count++){res=ADC_read();res_ac=res+res_ac;}res_ac=res_ac/3;return res_ac;}uchar ADC_read(){uchar a,vol
2021-02-03 00:17:04
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空空如也
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