FPGA学习笔记三:基于Verilog描述语言的12H时钟 [代码开源]
文章目录(一)前言(二)电路结构一、适用于本题的BCD码计数器二、基于BCD计数器的60进制与12进制加法器1.60进制计数器:(1)设计思路与原理(2)代码实现:2.12进制计数器(1)设计思路与原理(2)代码实现三、顶层模块(top_module)四、仿真结果1.波形仿真结果2.RTL电路图(1)top_module RTL仿真图示(2)60进制计数器counter_60(12进制与之基本相同)(三)总结1.设计总结2.其它设计方法与代码
(一)前言
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2021-02-10 19:34:08 ·
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