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HDLBits题目
文章平均质量分 96
STI浅结隔離
这个作者很懒,什么都没留下…
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FPGA学习笔记七:使用Verilog语言设计一个较大规模的复杂计数器(HDLBits第151-156题)
目录????前言一、设计要求与模块功能二、各个底层模块的设计(一)千进制计数器(二)四位右移位寄存计数器(三)1101序列识别模块(四)计数使能状态机(五)复杂计数器完整状态机模块三、顶层模块的设计1.顶层的设计要点及优化(1)状态转移逻辑的设计思路(2)例化模块及其端口描述总结前言本文基于HDdLBits题目中的最后一个难点部分,也就是第151-156题。在学习完之前章节的各类语法、组合逻辑电路、时序逻辑电路以及状态机的设计之后,我们应该有一定的能力去设计一个更加复杂的电路。本次博客所讲述的是一个原创 2021-03-04 16:16:29 · 1008 阅读 · 0 评论 -
FPGA学习笔记五:Moore状态机与Mealy状态机的区别(基于Verilog)
eeww原创 2021-02-24 19:23:31 · 2216 阅读 · 1 评论 -
FPGA学习笔记三:基于Verilog描述语言的12H时钟 [代码开源]
文章目录(一)前言(二)电路结构一、适用于本题的BCD码计数器二、基于BCD计数器的60进制与12进制加法器1.60进制计数器:(1)设计思路与原理(2)代码实现:2.12进制计数器(1)设计思路与原理(2)代码实现三、顶层模块(top_module)四、仿真结果1.波形仿真结果2.RTL电路图(1)top_module RTL仿真图示(2)60进制计数器counter_60(12进制与之基本相同)(三)总结1.设计总结2.其它设计方法与代码(一)前言本次博客基于HDLBits(题目传送门☞HDLBi原创 2021-02-10 19:34:08 · 860 阅读 · 0 评论