数字集成电路设计课设项目巡礼（一）：一种具有报时功能及解锁调時的数字時锺

最新推荐文章于 2022-05-16 14:33:20 发布

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分类专栏：数字集成电路设计数字时钟序列识别文章标签： verilog fpga

本文链接：https://blog.csdn.net/m0_51272018/article/details/114576656

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本文介绍了基于Verilog的12小时数字時鐘设计，包含报时、四位密码锁和时间调节功能。项目利用状态机实现状态转换，其中時鐘模块包括BCD加法器、60进制和12进制计数器，按键检测和数码管显示。密码输入有效时间为10个時鐘周期，调节键有效时间为15个時锺周期。

摘要由CSDN通过智能技术生成

接下来系列的博文作者将巡礼最近碰到的数字集成电路课设中的一些经典有趣的电路模块，系列文章将会根据笔者进度持续更新：

提示：

前言

阅前提示：本篇文章不仅涉及状态机、時锺的设计，还使用到了之前所写过的一些设计模块如按键的下降沿小消抖检测等。
在文初先附上所调用到笔者之前关于简单12H数字时钟模块和下降沿检测模块的分析：

本次项目的基础模块是一个12H的数字时钟，具体来讲它具有以下几种功能：

计时：整个项目基于一个数字时钟，秒針/分針/时針的功能与现實中时钟的功能无异。时针在计满12：59：59之后下一個时间为1：00：00（效果见下图：）。

除此之外，这个数字时钟还能够区分上午(am)和下午(pm)，11：59：59之后自动会从am进入pm或是从pm進入am（效果如下）：
报时：时钟计时到整点時，会自動报时，实验中使用一个输出信号端口ring,它在整点置高并且维持5個时钟周期（见下图）以模拟实际生活中时钟整点“滴~~~~”报时：
四位密码锁：密码为4位，笔者将其设置为“1124”，设想一个小的密码锁，只有将其破解后才能進入时钟的调节时间功能（此时是一个等待态）。注意：这些密码按键的有效持续时间都是10個時锺周期，10個時锺内如若没有其它键按下就会自动恢复最初的無按键正常计时状态，上次按键操作示为无效操作。
调时：数字时钟具有两种时间调节模式，一是时针分针秒針的切换模式，二是具体的时间加1计数模式。

此时若按一次key_in键则调节秒针，按下两次key_in键调节分針，三次则为时針，再一次按下则回到正常计时状态同时時锺会从之前设置好的时间开始继续计時。
每按下一次key_in键（此时進入時針/分針/秒針的具体调节），再按下key_cnt键则会开始從00开始進行加一调节，假设我们要调的秒数为15s，则需要按下15次key_cnt；

按键的有效時長：密码输入键(dt_in)以及进行時分秒调时切换按键（key_in）其有效时间都是10個時锺周期（如果以实际时间计时即为十秒），也就是说按键按下後如果在10s内没有進一步的按键操作则视为此按键无效，回到正常计時状態；时间调节计数按键（key_cnt）的有效持续时间是15個時锺周期（15s）；
由于在硬件设计仿真時无法直接模仿到按键，无法区分按键输入是数据"0"还是無输入的“0”,因此在设计時暂时可使用的密码数为1-9，在实际操作中，这种限制很容易被解决，只需将moore状态机改成mealy状态机同时将按键的按下输入key与键码值使用数据流描述assign做一個与门逻辑的设计即可。