Verilog学习：常用模块——分频器的使用

1.实验目的：

• （1）熟悉和掌握FPGA开发流程；
• （2）通过实验理解和掌握分频器原理；
• （3）学习用Verilog HDL行为级描述时序逻辑电路。

2.实现功能：

设计一个任意整数分频器。

3.实验原理

• 一般在FPGA中都有集成的锁相环可以实现各种时钟的分频和倍频设计

• 但是通过语言设计进行时钟分频是最基本的训练，在对时钟要求不高的设计时也能节省锁相环资源

• 在本实验中我们将实现任意整数的分频器，分频的时钟保持50%占空比

• 1.偶数分频： 偶数倍分频相对简单，比较容易理解。通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么通过时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，以此循环下去。

• 2.奇数分频： （如果要实现占空比为50%的奇数倍分频，不能同偶数分频一样计数器记到一半的时候输出时钟翻转，那样得不到占空比50%的时钟。以待分频时钟CLK为例，如果以偶数分频的方法来做奇数分频，在CLK上升沿触发，将得到不是50%占空比的一个时钟信号（正周期比负周期多一个时钟或者少一个时钟）；但是如果在CLK下降沿也触发，又得到另外一个不是50%占空比的时钟信号）
  上升沿触发的分频时钟和下降沿触发的分频时钟的相位正好相差半个CLK时钟周期，通过这两个时钟信号进行逻辑运算我们可以巧妙的得到50%占空比的时钟。

4.Verilog Hdl的建模设计

module devide #
(
parameter WIDTH = 24，		//计数器的位数，计数的最大值为2**(WIDTH-1)
parameter N = 12_000_000	//分频系数
)
(
input clk,						//clk连接到FPGA的C1脚，频率为12MHz
input rst_n,					//复位信号，低有效
output clkout					//时钟输出信号
);

reg [WIDTH-1:0] cnt_p,cnt_n;//cnt_p为上升沿触发时的计数器，cnt_n为下降沿触发时的计数器
reg clk_p,clk_n;				//clk_p为上升沿触发时分频时钟，clk_n为下降沿触发时分频时钟

/**********上升沿触发部分**************************************/
//上升沿触发时计数器的控制
always @(posedge clk or negedge rst_n)	//posedge和negedge是verilog表示信号上升沿和下降沿
	begin				//当clk上升沿来临或者rst_n变低的时候执行一次always里的语句
		if(!rst_n)		//如果复位键按下了
			cnt_p<=1'b0;
		else if(cnt_p == (N-1))
			cnt_p <= 1'b0;
		else
			cnt_p <= cnt_p + 1'b1;		//计数器一直计数，当计数到N-1的时候清零，这是一个模N的计数器
	end
	
//上升沿触发的分频时钟输出,如果N为奇数得到的时钟占空比不是50%；如果N为偶数得到的时钟占空比为50%
always @(posedge clk or negedge rst_n)
	begin
		if(!rst_n)
			clk_p <= 1'b0;
		else if(cnt_p < (N>>1))			//N>>1表示右移一位，相当于除以2取商
			clk_p <= 1'b0;
		else
			clk_p <= 1'b1;		//得到的分频时钟正周期比负周期多一个clk时钟
	end
	
/*****************下降沿触发部分**************************************/
//下降沿触发时计数器的控制  
always @(negedge clk or negedge rst_n)
	begin
		if(!rst_n)
			cnt_n <= 1'b0;
		else if(cnt_n == (N-1))
			cnt_n <= 1'b0;
		else
			cnt_n <= cnt_n + 1'b1;
	end
	
//下降沿触发的分频时钟输出，和clk_p相差半个clk时钟
always @(negedge clk or negedge rst_n)
	begin
		if(!rst_n)
			clk_n <= 1'b0;
		else if(cnt_n < (N>>1))
			clk_n <= 1'b0;
		else
			clk_n <= 1'b1;	//得到的分频时钟正周期比负周期多一个clk时钟
	end
	
/*************************************************************************/
wire	clk1 = clk;				//当N=1时，直接输出clk
wire	clk2 = clk_p;			//当N为偶数也就是N的最低位为0，N[0]=0，输出clk_p
wire	clk3 = clk_p & clk_n;	//当N为奇数也就是N最低位为1，N[0]=1，输出clk_p&clk_n。正周期多所以是相与

assign clkout = (N==1)? clk1:(N[0]? clk3:clk2);	//条件判断表达式
endmodule