信号中振铃现象及解决方法

信号在传输的过程中，往往不是标准的矩形波信号，尤其在高速信号中，保证信号的完整性是十分重要的，影响信号完整性最主要的因素之一，就是阻抗不匹配。

由于任何传输线都不可避免地存在着引线电阻、引线电感和杂散电容，因此，一个标准的脉冲信号在经过较长的传输线后，极易产生上冲和振铃现象。大量的实验表明，引线电阻可使脉冲的平均振幅减小;而杂散电容和引线电感的存在，则是产生上冲和振铃的根本原因。在脉冲前沿上升时间相同的条件下，引线电感越大，上冲及振铃现象就越严重;杂散电容越大，则是波形的上升时间越长;而引线电阻的增加，将使脉冲振幅减小。

在实际电路中，采用下列几种方法来来减小和抑制上冲及振铃。

        一、串联电阻。利用具有较大电阻的传输线或是人为地串入适当的阻尼电阻，可以减小脉冲的振幅，从而达到减小上冲和振铃程度的目的。但当传入电阻的数值过大时，不仅脉冲幅度减小过多，而且使脉冲的前沿产生延迟。因此，串入的阻尼电阻值应适当，并且应选用无感电阻，电阻的连接位置应靠近接收端。

        二、减小引线电感。设法减小线路及传输线的引线电感是最基本的方法，总的原则是：尽量缩短引线长度;加粗线和印制铜箔的宽度;减小信号的传输距离，采用引线电感小的元器件等，尤其是传输前沿很陡的脉冲信号时更应注意这些问题。

　　三、由于负载电路的等效电感和等效电容同样可以影响发送端，使之脉冲波形产生上冲和振铃，因此，应尽量减小负载电路的等效电感和电容。尤其是负载电路的接地线过长时，形成的地线电感和杂散电容相当可观，其影响不容忽视。

　　四、逻辑数字电路中的信号线可增加上拉电阻和交流终端负载，如图6所示。上拉电阻(可取)的接入，可将信号的逻辑高电平上拉到5V。交流终端负载电路的接入不影响支流驱动能力，也不会增加信号线的负载，而高频振铃现象却可得到有效的抑制。

　　上述振铃除了与电路条件有关外，还与脉冲前沿的上升时间密切相关。即使电路条件相同，当脉冲前沿上升时间很短时，上冲的峰值将大大增加。一般对于前沿上升时间在1以下的脉冲，均考虑产生上冲及振铃的可能。因此，在脉冲信号频率的选择问题上，应考虑在满足系统速度要求的前提下，能选用较低频率的信号绝不选用高频信号;如无必要，也不应过分要求脉冲的前沿非常陡峭。这对从根本上消除上冲和振铃视听有利的。

　　理想的匹配状态实际上是不存在的，而且逻辑电路的输入和输出阻抗都具有非线性，且传输线的引线电感和线路的杂散电容的存在也是不可避免的。因此，即使是最好的匹配，也只能是在不同程度上对反射干扰进行了抑制，使其不致影响系统的正常工作。因而在实际电路中尽量缩短传输线的长度，则是至关重要和最根本的方法。