上拉电阻和下拉电阻

一、定义

上拉电阻：将一个不确定的信号，通过一个电阻与电源VCC相连，固定在高电平。

下拉电阻：将一个不确定的信号，通过一个电阻与地GND相连，固定在低电平。

二、作用（提高输出信号驱动能力、确定输入信号电平，防干扰，限流，阻抗匹配，抗回波干扰）

1、数字电路有高电平、低电平和高阻状态，不希望出现高阻状态，通过上下拉电阻防止输入端悬空，保持稳定状态。

2、当一个接有上拉电阻的端口设为输入状态时，他就为高电平，用于检测低电平的输入。

      当一个接有下拉电阻的端口设为输入状态时，他就为低电平，用于检测高电平的输入。

3、上拉电阻是用来解决总线驱动能力不足时提供电流的（拉电流），

     下拉电阻是用来吸收电流的（灌电流）通过上拉或下拉来增加或减小驱动电流，还可以实现门  电路电平的匹配。如果输出电流比较大，输出的电平就会降低，电路中已经有了一个上拉电阻，但是电阻太大，压降太高，就可以用上拉电阻提供电流分量， 把电平拉高，就是并一个电阻在IC内部的上拉电阻上， 让它的压降小一点。

4、器件的输入接口一般内阻都很大，容易受干扰。接一个上下拉电阻降低输入阻抗，减弱外部电流对芯片产生的干扰，提高抗干扰能力。

5、增加高电平输出时的驱动能力。上拉电阻越小，驱动能力越强，功耗越大，上拉电阻太大引起输出电平的延迟。（RC延时）

三、应用（通常在1k到10k之间选取）

1. 当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。
2. 为OC门提供电流。如果电平用OC(集电极开路，TTL)或OD(漏极开路，CMOS)输出，不用上拉电阻，管子没有电源就不能输出高电平，不能工作。
3. 为加大输出引脚的驱动能力，单片机管脚上也常使用上拉电阻。保护cmos内的保护二极管，一般电流不大于10mA
4. 在COMS芯片上，为防止静电造成损坏，不用的管脚一般接上拉电阻产生降低输入阻抗，提供泄荷通路。
5. 芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。
6. 提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。
7. 长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
8. 在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地。
9. 当然管子按需要该工作在线性范围的上拉电阻不能太小。
10. 用过8051的都知道CPU的I/O上通常接有排阻（上拉到5V），这里主要是为了提高输出驱动能力的。因为8051的CPU不是标准的I/O口，输出为低电平时可以吸收均20mA的电流，但输出为高的时候是通过内部一个很大的电阻上拉的，输出高电平时驱动能力很差，所以就通过外部上拉来提高电平输出驱动能力。
11. 单键触发时，IC没有内接电阻，在IC外部另接一电阻，为了使单键维持在不被触发的状态或是触发后回到原状态。
12. 一般CMOS门电路输出都是接上拉电阻设定成高电平。一个三极管的基极都有两个电阻，一个限流一个上拉或下拉，上下拉为了确定输入信号的电平。
13. 在电机控制中，逆变桥上下桥臂不能直通，如果它们都用同一个单片机来驱动，必须设置初始状态。防止直通，驱动尽量用灌电流。
14. 三态门电路三极管的集电极，或二极管正极去控制把上拉电阻的电流拉下来成为低电平。
15. 上拉电阻和开关管漏源级之间电容和下级电路之间的输入电容会形成“RC延迟”，电阻越大，延迟越大。
16. 从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。
17. 从确保足够的驱动电流考虑应当足够小；电阻小，电流大。

芯片-上拉电阻下拉电阻（上下拉一般选10k）
 1、假如有一个三态的门带下一级门。如果直接把三态的输出接在下一级的输入上，当三态的门为高阻态时，下一级的输入就如同漂空一样。可能引起逻辑的错误，对MOS电路也许是有破坏性的。所以用电阻将下一级的输入拉高或拉低，既不影响逻辑又保正输入不会漂空。
 2、改变电平的电位，常用在TTL-CMOS匹配； 在引脚悬空时有确定的状态； 为OC门的输出提供电流； 作为端接电阻；在试验板上等于多了一个测试点，特别对板上表贴芯片多的更好，免得割线； 嵌位；
 3、抬高信号峰峰值，增强信号传输能力，防止信号远距离传输时的线上反射，调节信号电平级别

4、对于漏极开路或者集电极开路输出的器件需要加上拉电阻才可能工作。普通IO口，加上拉电阻可以提高抗干扰能力，但是会增加负载。

5、下拉电阻的作用：常见的是接到一个器件的输入端，多作为抗干扰使用。这是由于一般的IC的输入端悬空时易受干扰，或器件扫描时有间隙泄漏电压而影响电路的性能。

6、上拉电阻的阻值主要是要顾及端口的低电平吸入电流的能力。在端口能承受的条件下，上拉电阻小一点为好。

7、 对芯片输入管脚, 若在系统板上悬空(未与任何输出脚或驱动相接)是比较危险的.因为此时很有可能输入管脚内部电容电荷累积使之达到中间电平(比如1.5V), 而使得输入缓冲器的PMOS管和NMOS管同时导通, 这样一来就在电源和地之间形成直接通路, 产生较大的漏电流, 时间一长就可能损坏芯片. 并且因为处于中间电平会导致内部电路对其逻辑(0或1)判断混乱. 接上上拉或下拉电阻后, 内部点容相应被充(放)电至高(低)电平, 内部缓冲器也只有NMOS(PMOS)管导通, 不会形成电源到地的直流通路. (至于防止静电造成损坏, 因芯片管脚设计中一般会加保护电路, 反而无此必要).

8. 对于芯片输出管脚:

1)正常的输出管脚(push-pull型), 一般没有必要接上拉或下拉电阻.

2)OD或OC(漏极开路或集电极开路)型管脚,这种类型的管脚需要外接上拉电阻实现线与功能(此时多个输出可直接相连. 典型应用是: 系统板上多个芯片的INT(中断信号)输出直接相连, 再接上一上拉电阻, 然后输入MCU的INT引脚, 实现中断报警功能).

其工作原理是: 在正常工作情况下, OD型管脚内部的NMOS管关闭, 对外部而言其处于高阻状态, 外接上拉电阻使输出位于高电平(无效中断状态); 当有中断需求时, OD型管脚内部的NMOS管接通, 因其导通电阻远远小于上拉电阻, 使输出位于低电平(有效中断状态). 针对MOS 电路上下拉电阻阻值以几十至几百K为宜.