跨时钟域处理方案

已于 2023-03-13 13:59:52 修改
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文章标签： 单片机 嵌入式硬件
于 2022-09-18 23:48:00 首次发布
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1.单比特跨时钟域

       1.1由慢到快

            由快到慢通过打两拍来解决亚稳态，从而获得稳定的信号。

       1.2由快到慢

            由慢到快的思路是：展宽、打拍、异或。

            代码如图：

在这里将job_ready信号从快的clk0同步到慢的时钟clk下

2.多比特跨时钟域

   多bit跨时钟域的主要方法主要有异步fifo和握手，异步fi

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m0_53963058
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快到慢的跨时钟域处理
weixin_44101336的博客
04-24 4814
如果你写过异步FIFO，格雷码的传输就已经包括慢时钟域到快时钟域以及快时钟域到慢时钟域的处理方法了，自己之前的异步FIFO由于理解没到位，快时钟域到慢时钟域的处理也是打拍，原因是快时钟域的时钟频率不够快。所以debug没问题。 步入正题 快到慢常用异步握手。 握手包括同步握手和异步握手； 1、同步握手： AXI协议的VALID 和 READY信号就是同步握手关系； 2、异步握手（参考除夕之夜微信公众号） 同步逻辑设计中，脉冲信号是指从快时钟域输出的有效宽度小于慢时钟周期的信号。如果慢时钟域直接去采集这种窄脉
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12-06 3384
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weixin_45260499的博客
04-16 365
因为慢时钟域采快时钟域的信号可能采不到，所以需要将快时钟域的信号进行脉冲展宽之后再用慢时钟域的时钟采样。在做SoC设计中，免不了包含异步时钟，那就需要进行正确的跨时钟域处理来保证数据在不同时钟域传输不出错。便得到时钟域clk_b下的脉冲信号pulse_b，采用三级寄存器进行边沿检测，可以防止亚稳态传播。pulse_a转化为电平信号pulse_inv，然后在时钟域clk_b下对该电平信号进行。我们在使用这个模块时，无论对于快时钟域到慢时钟域还是慢时钟域到快时钟域，原理：将时钟域clk_a下的单。
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helrori
05-25 1万+
方法1 双触发器（打2拍） 该方法只用于慢到快时钟域的1bit信号传递。 module ff2( input clk0,//10M input din, input clk1,//100M output dout ); reg din_r=1'd0; reg r0=1'd0; reg r1=1'd0; assign dout = r1; always@(posedge clk0) din_r <= din;/
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m0_46830519的博客
06-28 1525
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weixin_34236497的博客
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　　假如设计中所有的 D 触发器都使用一个全局网络 GCLK ，比如 FPGA 的主时钟输入，那么我们说这个设计只有一个时钟域。假如设计有两个输入时钟，分别给不同的接口使用，那么我们说这个设计中有两个时钟域。在实际的 FPGA 系统设计中，经常需要处理多个时钟来源，比如 FPGA 作为一个转发桥连接几个不同的芯片，且不同的时钟域有着不同的时钟频率和时钟相位。 跨时钟域处理方式： 1、对于...
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09-07 4525
跨时钟问题又可以细化为脉冲同步问题，脉冲检测问题。需要用到跨时钟的场景：1.单比特：单比特慢到快的跨时钟传输(电平同步器、边沿检测同步电路)、单比特快到慢传输引起的数据丢失问题（脉冲同步/脉冲检测）。2.多比特：数据收敛性问题。
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seuer0420的博客
08-16 121
由于非常多的公司在面试时会问到跨时钟域的处理方法，因此在这里进行总结。
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