【从零开始のIC学习笔记】-跨时钟域处理

前言：

两个不同时钟域需要进行跨时钟同步处理， 不同情况下的处理方式不同，可分为

慢时钟域到快时钟域：

        单比特

        多比特

快时钟域到慢时钟域：

        单比特

        多比特

多bit的跨时钟域处理，无论是快时钟域到慢时钟域，还是慢时钟域到快时钟域，都可采用异步FIFO的方式：异步FIFO

 本文主要介绍单bit的跨时钟域方法

无论两个时钟域情况如何，再确保能够采样到数据的情况下，从A时钟域到B时钟域的信号都需要首先消除亚稳态，最后将A时钟域一个周期的信号恢复至B时钟域一个周期

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消除亚稳态

        消除亚稳态通常的做法是”打两拍“-两级同步，根据工程经验，打两拍后，能够消除99%以上的亚稳态

实现代码如下，需要注意，由DATA_IN到输出，中间不能有任何组合逻辑

always@(posedge clk_a or negedge rst_n)
    if(!rst_n)
        Q1 <= 1'b0;
    else
        Q1 <= data_in;

always@(posedge clk_b or negedge rst_n)          //b时钟域同步两拍
    if(!rst_n) begin 
        Q2  <= 1'b0;
        out <= 1'b0;
    end
    else begin
        Q2  <= Q1;
        out <= Q2;
    end

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慢时钟域到快时钟域-单bit：        

        慢时钟域到快时钟域，可能会存在重复采样的问题，因此需要使用边沿检测将慢时钟域一个周期的数据同步至快时钟域的一个周期

        边沿检测的原理：输出的信号打一拍，当打拍前信号为高电平，打拍后信号为低电平，表示信号由高电平变化为低电平，此时为下降沿；上升沿同理

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always@(posedge clk_a or negedge rst_n)
    if(!rst_n)
        q1  <= 1'b0;
    else
        q1  <= data_in;

always@(posedge clk_b or negedge rst_n)
    if(!rst_n) begin
        q2  <= 1'b0;
        q3  <= 1'b0;
        out <= 1'b0;     
    end
    else begin
        q2  <= q1;
        q3  <= q2;
        out <= q3;
    end

assign out_data_pos = ~q3 && out ;      //上升沿,前为低，后为高
assign out_data_ndg = q3 && ~out ;      //下降沿,前为高，后为低      

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快时钟域到慢时钟域-单bit：

        快时钟域到慢时钟域，可能出现漏采，导致数据丢失的问题，使用脉冲同步器将快时钟域的一个脉冲信号转换为电平信号。

       

always@(posedge clk_fast or negedge rst_n)
	if(!rst_n)
		q1 <= 1'b0;
	else
		q1 <= data_in? ~q1:q1;      //将脉冲信号转换为电平信号，每来一个脉冲，电平进行翻转

always@(posedge clk_slow or negedge rst_n)
	if(!rst_n)begin
		q2 <= 1'b0;
		q3 <= 1'b0;
		out <= 1'b0;
	end
	else begin	
		q2  <= q1;
		q3  <= q2;
		out <= q3;
	end

assign dataout = out ^ q3;       //得到慢时钟域的一个周期脉冲信号

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总结

         跨时钟与处理：

        多比特：异步FIFO

        单比特：

        快到慢——脉冲同步器

        慢到快——边沿检测器

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