dc综合学习

于 2024-07-22 22:20:11 发布
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sdc

create_clock

在这里插入图片描述
在这里插入图片描述

时钟周期往下压前端要求的20%左右，后端做时序时才比较稳

set_clock_uncertainty

setup： clock_uncertainty=jitter+skew+margin
dc时比place更严格
hold：是同源检查，所以没有skew，clock_uncertainty=jitter+margin

sign off

在这里插入图片描述

io constraint

input delay实际上理论可计算，但按计算值给一半会导致端口约束偏松，一般给经验值：时钟周期的60%到70%

multicycle

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