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stm32f4 discovery USart1（PA9，PA10）不能正常通信的问题

Modelsim仿真生成vcd文件后转换成saif格式，DC读入saif文件后report_power -hierarchy

同步复位与异步复位优缺点

复位的recovery time和removal time

函数与任务详解【verilog】

FIFO表示先入先出，是一种存储结构。可满足一下需求：1、当输入数据速率和输出速率不匹配时。可作为临时存储单元。2、用于不同时钟域之间的同步。3、输入数据路径和输出数据路径之间的数据宽度不匹配时，可用于数据宽度调整电路。​同步FIFO主要是空满信号的产生，一般情况下写使能并且非满的情况下，写地址加1；读使能并且非空的情况下，读地址加1。...

状态机的基本要素：输入、输出、状态。状态机根据状态变化是否与输入条件有关分为两类：即Moore型状态机和Mealy型状态机。Moore型状态机的状态变化仅和当前状态有关，而与输入条件无关；Mealy型状态机的状态变化不仅和当前状态有关，还取决于当前的输入条件。

牛客网，秋招，verilog语法，case，casez，casex

CMOS电路中的功耗由两部分组成。第一部分为负载电容充放电时引起的功耗,称为动态功耗,另一部分为漏电流引起的功耗,称为静态功耗。其中,动态功耗包括翻转功耗和短路功耗。翻转功耗是数字电路要完成功能计算所必须消耗的功耗,称为有效功耗，短路功耗是由于CMOS在翻转过程中PMOS管和NMOS管同时导通时消耗的功耗,称为无效功耗。数字CMOS电路的总功耗如公式所示：式中,C为结电容,N为单时钟周期内翻转晶体管数目，f为系统工作时钟频率，VDD为供电电压，Qsc。为翻转过程中的短路电量，Ileak为漏电流。.

SDF (Standard Delay Format)，标准延时格式文件，常用延迟反标注。该文件包含了仿真用到的所有 IOPATH，INTERCONNECT的延时。线延时：(INTERCONNECT fsm_block/U27/Q fsm_block/U41/C (0.002::0.002) (0.002::0.002))表示 fsm_block/U27/Q端口到fsm_block/U41/C端口的连线延时最小是0.002，最大是0.002。典型值在sdf中没有说明。因此在Modelsim里反标s

modelsim一般都是仿真verilog也可以用于网表仿真。网表是综合工具（Design compiler / Genus）对Verilog编译后生成的文件，也是 .v 的形式。1、首先介绍一下什么是网表文件。以一个并转串的代码为例：P2S.v下面是代码的verilog描述（节选）module P2S( p_data, clk, rst_n, s_data, data_valid);input [DATA_LENGTHS-1:0] p_data; // MSB is the fla

目的只用于学习借鉴

1)数据导入。后端设计所需的数据主要是前端的芯片设计经过综合后生成的门级网表，具有时序约束和时钟定义的脚本文件和由此产生的SDC约束文件。同时，也需要流片厂提供的标准单元、宏单元和I/OPad的库文件，它包括物理库、时序库及网表库，分别以.lef、.tlf和.v的形式给出.2）布局规划（Floorplan）。主要是标准单元、I/OPad和宏单元的布局。l/O Pad预先给出了位置，而宏单元则根据时序要求摆放，标准单元则是给出一定的区域由工具自动摆放。布局规划完成后，芯片的大小、Core的面积、.

特点 :各个单元高度相同，宽度不同，单元宽度随单元功能的复杂程度而变，所有单元的电源线和地线位置相同。下图是不同标准单元的电源线和地线的实现形式：目前主流的设计是c)，电源线和地线处于单元的最上端和最下端，信号端口位于单元的内部区域。标准单元库至少要包括：AND(与)门，OR(或)门，NOT(非)门，DFF时序单元，这几类单元可以实现大部分基本逻辑功能。除了这几类最基本的单元外，对于芯片的实现还需要 tie-hign，tie-low，filler等物理实现所需的非逻辑功能单元，比如**填充单元(f

find查找非零元素的索引和值k = find(X) 返回一个向量，其中包含数组 X 中每个非零元素的线性索引。如果 X 是向量，则 find 返回与 X 方向相同的向量。如果 X 是多维数组，则 find 返回结果的线性索引的列向量。> X = [1 0 2; 0 1 1; 0 0 4]> k = find(X)> k = 5×1 1 5 7 8 9当需要找出一个数组内在 [-inf,-thr] 和 [thr,inf]范

DC是一个约束驱动的综合工具，它的综合结果是跟设计施加的一些时序约束条件密切相关的。DC的综合过程其实是一个不断迭代的过程，我们去拿RTL代码去做综合，如果发现不满足时序约束的需求，我们需要重新去修改RTL代码，然后再来做综合，一直迭代到时序满足。1、综合简介：综合就是将RTL（Verilog代码）转换成逻辑门级网表。转换的门级网表也是.v的Verilog代码，但是里面并没有我们所写的always或者assign这种语句，而是将标准单元例化并进行连接。综合也可以理解为是将RTL映射成标准单元的

**周期序列傅里叶级数的Matlab实现**周期序列离散傅里叶级数正变换:周期序列离散傅里叶级数反变换:MATLAB实现：DFS式的矩阵形式：周期序列的DFS定义，0≤n≤N-1，0≤k≤N-1因此只需计算WN因子：代码：function [Xk] = DFS(xn)% 计算周期序列的离散傅里叶级数% 输入：% xn 待变换的周期序列N = length(xn);n = 0:1:N-1;k = 0:1:N-1; % 设定n和kWN = e

CRC 循环冗余码表示形式：多项式G（x）：G(x) = X4+X3+1假设：输入数据 Data，选定的多项式G(x)是x4 + x3 + 1.所以G(M) = 11001.CRC = Data mod G注：CRC的位数要始终比G少1位，因为余数肯定比除数小且只小1位，高位为0不能省略。CRC校验码的产生方式：模2除法示例：发送端通过CRC校验码将Data转换成NewData发送；接收端接收到NewData对同样的G(M)进行模2运算，若没有余数，则数据正确传输，否则传输出现错

waitbar创建或更新等待条对话框f = waitbar(0,'Please wait...');pause(.5)waitbar(.33,f,'Loading your data');pause(1)waitbar(.67,f,'Processing your data');pause(1)waitbar(1,f,'Finishing');pause(1)close(f)f = waitbar(x , f , ‘msg’) 创建一个 f 的对话框，x（范围：[0-1]）表

histogram直方图histogram(X) 基于 X 创建直方图。histogram 函数使用自动 bin 划分算法，然后返回均匀宽度的 bin，这些 bin 可涵盖 X 中的元素范围并显示分布的基本形状。histogram 将 bin 显示为矩形，这样每个矩形的高度就表示 bin 中的元素数量。x = randn(10000,1);h = histogram(x)如上图所示，x取值在[0.2,0.4]范围的值有824个。生成 1,000 个随机数并创建直方图。将 bin 边界指定为向量