「HDLBits题解」Multiplexers

最新推荐文章于 2024-10-04 14:52:19 发布

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分类专栏： HDLBits 题解文章标签： fpga开发 Verilog

本文链接：https://blog.csdn.net/m0_54689021/article/details/135622715

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本文档提供了多个Verilog模块实例，包括Mux2to1、Mux2to1v、Mux9to1v、Mux256to1和Mux256to1v，展示了如何使用HDLBits进行多路复用器的设计与仿真，适合Verilog学习者参考。

摘要由CSDN通过智能技术生成

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益

题目链接：Mux2to1 - HDLBits

module top_module( 
    input a, b, sel,
    output out ); 
    assign out = sel ? b : a ; 
endmodule

题目链接：Mux2to1v - HDLBits

module top_module( 
    input [99:0] a, b,
    input sel,
    output [99:0] out );
    assign out = sel ? b : a ; 
endmodule

题目链接：Mux9to1v - HDLBits

module top_module( 
    input [15:0] a, b, c, d, e, f, g, h, i,
    input [3:0] sel,
    output reg [15:0] out );

    always @(*) begin
        case (sel)
            0 : out = a ; 
            1 : out = b ; 
            2 : out = c ; 
            3 : out = d ; 
            4 : out = e ; 
            5 : out = f ; 
            6 : out = g ; 
            7 : out = h ; 
            8 : out = i ; 
            default : out = '1 ; // Set all bits to 1
        endcase
    end

endmodule

题目链接：Mux256to1 - HDLBits

module top_module( 
    input [255:0] in,
    input [7:0] sel,
    output out );
    assign out = in[sel] ;
endmodule

题目链接：Mux256to1v - HDLBits

module top_module( 
    input [1023:0] in,
    input [7:0] sel,
    output reg [3:0] out );

    always @(*) begin
        integer i ; 
        for (i = 0 ; i <= 3 ; i = i + 1)
            out[i] = in[sel * 4 + i] ;
    end

endmodule