「HDLBits题解」7458

最新推荐文章于 2024-10-01 09:37:59 发布

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分类专栏： HDLBits 题解文章标签： fpga开发 Verilog 笔记学习

本文链接：https://blog.csdn.net/m0_54689021/article/details/135438064

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本文分享了一个使用HDLBits库的Verilog代码片段，通过实例化模块并利用逻辑运算符实现功能。代码展示了如何连接输入和输出信号，以及使用`assign`语句进行逻辑组合。

摘要由CSDN通过智能技术生成

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益

题目链接：7458 - HDLBits

module top_module ( 
    input p1a, p1b, p1c, p1d, p1e, p1f,
    output p1y,
    input p2a, p2b, p2c, p2d,
    output p2y );
    
    wire g1, g2, g3, g4 ; 

    assign g1 = p2a & p2b ;
    assign g2 = p2c & p2d ; 
    assign p2y = g1 | g2 ; 
    assign g3 = p1a & p1b & p1c ; 
    assign g4 = p1f & p1e & p1d ; 
    assign p1y = g3 | g4 ; 

endmodule

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