RT1064学习笔记-时钟配置

_Jason^_^

已于 2022-05-07 20:46:26 修改

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文章标签：学习单片机 arm 嵌入式硬件 c语言

于 2022-03-11 14:45:06 首次发布

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时钟配置

常见名词解释

CCM (Clock Control Module) 时钟控制模块
PFD(Phase Fractional Dividers) 相位分数分频器

Clock generation

chapter12-clock generation

PLL

时钟产生部分包括七个锁相环。这些锁相环中的两个都配备了四个相位分频器(pfd)，以产生额外的频率。

The seven PLLs are listed below:

PLL1 (also referred to as ARM_PLL)：这是锁相环计时的ARM核心复合体。它是一种可编程整数倍频器，输出频率可达1.3 GHz。请注意，该频率高于芯片支持的最大频率1.0 GHz。
PLL2 (also referred tp as System_PLL or 528_PLL)：PLL2以22的固定倍率运行，产生528 MHz的输出频率和24 MHz的参考XTALOSC。除了主输出，这个锁相环驱动四个pfd (PLL2_PFD0…PLL2_PFD3)。主锁相环输出和它的PFD输出被用作许多时钟根的输入。这些不需要精确/恒定的频率，可以作为动态频率缩放程序的一部分进行更改。通常，这个锁相环或它的pfd是内部系统总线、内部处理逻辑、SDRAM接口、NAND/NOR接口模块等的时钟源。
PLL3 (also referred to as USB1_PLL)：PLL3与第一个USBPHY实例(USBPHY1，也称为OTG PHY)一起使用。 PLL驱动4个pfd (PLL3_PFD0…PLL3_PFD3)，并以20的固定倍率运行。这导致VCO频率为480 MHz，振荡器为24 MHz。主锁相环输出和它的PFD输出被用作许多需要恒定频率的时钟根的输入，例如UART和其他串行接口、音频接口等。
PLL4 (also referred to as an Audio PLL)：这是一个分数乘法器锁相环用于产生一个低抖动和高精度音频时钟与标准音频频率。锁相环振荡器频率范围为650 MHz ~ 1300 MHz，频率分辨率优于1 Hz。该时钟主要用作串行音频接口的时钟和外部音频编解码器的参考时钟。它的输出端配有一个分频器，可以从锁相环压控振荡器频率中产生除以1、2或4的分频器。
PLL5 (also referred to as a Video PLL)：这是一个分数乘法器锁相环，用于产生一个低抖动和高精度的视频时钟与标准视频频率。锁相环振荡器频率范围为650 MHz ~ 1300 MHz，频率分辨率优于1 Hz。该时钟主要用于显示和视频接口的时钟。它的输出端配有分频器，可以从锁相环压控振荡器的频率产生除以1、2、4、8或16的时钟
PLL6 (also referred to as ENET_PLL)：这个锁相环实现了一个固定的20+(5/6)乘数。输入24mhz, VCO频率为500mhz。这个锁相环用来产生:
- 50或25mhz的外部以太网接口。
- 125 MHz用于减少千兆位以太网接口。
- 100mhz一般用途。
PLL7 (also referred to as USB2_PLL)：这个锁相环专门为USB2 PHY (USBPHY2，也称为OTG PHY)提供时钟。它以20倍的固定倍率运行，产生的VCO频率为480 MHz，振荡器为24 MHz