高速PCB经验之DDR内存layout等长误差要求

在高速PCB中，DDR是非常重要部分之一，一般这部分花费2-3天的时间去完成。所以了解DDR等长要求是十分必要的。下面是总结的经验：

1、11条为一组，同组同层，过孔数量一样

2、DDR等长方式：（1）同组等长（2）全部一起等长

3、时钟线要单独包地，其他单端信号线保持3W原则，空间条件允许，整组去包地 (如果空间不允许，和其他信号保持大于12mil的间距)

4、一个/两个时，采用T型，多个DDR时，采用菊花连。

5、单端信号阻抗要满足50R；差分信号阻抗要满足100R。

需要学习了解更多的Layout要求，可以去阅读原厂提供的芯片资料。比如：RK3399硬件设计指南_V1.1_20170112.pdf
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