Verilog Hdl的wire变量和reg变量

1.wire变量

wire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）。

2.reg变量

reg表示一定要有触发，输出才会反映输入的状态。

reg相当于存储单元，wire相当于物理连线。

reg表示一定要有触发，没有输入的时候可以保持原来的值，但不直接实际的硬件电路对应。