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Verilg代码题——复杂电路设计1
文章目录复杂电路设计同步FIFOALU算术逻辑单元二进制转格雷码格雷码转二进制二进制转BCD自动售货机秒计数器设计线性反馈移位寄存器LFSRWallace树型乘法器Booth乘法器4位超前进位加法器CRC校验无毛刺的时钟切换电路无符号整数除法器复杂电路设计同步FIFOALU算术逻辑单元二进制转格雷码格雷码转二进制二进制转BCD自动售货机秒计数器设计线性反馈移位寄存器LFSRWallace树型乘法器Booth乘法器4位超前进位加法器CRC校验无毛刺的时钟切换电路无符号整数除法器原创 2022-05-11 11:12:43 · 486 阅读 · 0 评论 -
Verilog代码题——基本电路
基本电路1位全加器module full_adder( input a, input b, input cin, output sum, output cout ); assign {cout,sum}=a+b+cin;endmoudle abcinsumcout0000000110010100110110010101011100111111mo原创 2022-03-06 14:31:16 · 1138 阅读 · 0 评论 -
笔记——时序验证与分析
时序规范的定义HDL中用于时序检查的系统任务综合后的时序验证技术时序违例情况的消除方法异步FIFO设计示例原创 2021-12-29 11:16:24 · 488 阅读 · 0 评论 -
笔记——数字逻辑电路的RTL建模、设计与实现
自顶而下的设计方法Verilog硬件描述模型Verilog结构级模型Verilog行为级模型连续赋值语句assign组合过程块always时序过程块always——1&2点平型时序电路:锁存器latch验证技术与方法testbench结构模块验证与仿真示例组合逻辑的综合综合时几种常用的优化技术...原创 2021-12-28 16:45:09 · 1550 阅读 · 0 评论 -
笔记——数字集成电路系统设计工程
数字集成电路设计的基本流程将非技术用语翻译成技术用语spec验证:设计的时候用的测试:制造时用的网表和延时有了之后进行时序仿真设计时有时需要加入引出关键信号的管脚算法和架构设计:一个数字系统设计的例子网线传输模拟信号,要进行数模运算packet composer:打包网络基于存储转发,要包含寄存器design for test:boundary scan test布局布线:封装:SOC设计开发技术IP导向的FPGA设计技术...原创 2021-12-28 14:01:23 · 689 阅读 · 0 评论 -
数字集成电路与系统设计笔记——可编程逻辑器件
半导体存储器与可编程逻辑器件组合逻辑器件:用存储器存储真值表来代表组合逻辑器件互联矩阵FPGA核心:黄色(记忆器和存储器,查找表)最基本的查找表单元delay:输入到输出的时间基于开关(与基于查找表不同)两类均需:可编程的连线、可编程的IO、可编程的功能单元。LUT:look up table代表组合逻辑后面跟上一个D触发器二者组成完整的数字逻辑开关矩阵:可编程逻辑互联...原创 2021-12-26 23:07:07 · 314 阅读 · 0 评论 -
HDLBits_for_?_generate
module top_module( input [99:0] a, b, input cin, output [99:0] cout, output [99:0] sum ); generate genvar i; for(i=0;i<=99;i=i+1)begin:adder//这个地方的名字不能省略,否则会给你报错:缺名字 if(i == 0) begin assign {cout原创 2021-11-29 23:25:16 · 308 阅读 · 0 评论 -
HDLBits Procedures_Always
Alwaysblock1For synthesizing hardware, two types of always blocks are relevant:Combinational: always @(*)Clocked: always @(posedge clk)Combinational always blocks等价于assign statements,因此总有一种方法可以用两种方式表示组合电路。选择使用哪一种主要是哪一种语法更方便的问题。过程块内部代码的语法与过程块外部代码的语法不同原创 2021-11-28 19:22:22 · 178 阅读 · 0 评论 -
HDLBits学习笔记Vectors
VectorsVectors向量用于使用一个名称对相关信号进行分组,使其更便于操作。wire [7:0] w;declares an 8-bit vector named w that is functionally equivalent to having 8 separate wires.vector的声明将维度(长度)在vector名称之前,这与C语法不同。然而,正如您所期望的那样,部件选择在向量名称之后有维度(长度)。wire [99:0] my_vector; // Decl原创 2021-11-28 14:35:22 · 464 阅读 · 0 评论 -
HDLBits学习笔记Basic
Getting StartedOutput one问题:建立一个没有输入只有一个输出的电路。输出应该总是驱动1(或逻辑高)。需要在[fixme]中输入相应的值对应的格式:e.g. 位宽+‘+进制+数字:6’b11Verilog语法Wire与物理线不同,Verilog中的线(和其他信号)是定向的。这意味着信息只在一个方向流动,从(通常是一个)源到汇点(源也经常被称为将值驱动到线路上的驱动器)。在Verilog的“连续赋值”(assign left_side = right_side;)中,右原创 2021-11-21 15:05:25 · 288 阅读 · 0 评论 -
数学建模算法与应用——用python进行程序的编写
第1章 线性规划化成matlab后使用python进行求解:首先需要导入numpy与scipy模块调用scipy中的optimize.linprog即可#optimize.linprog的使用方法大致如下result = optimize.linprog(c, A_ub=None, b_ub=None, A_eq=None, b_eq=None, bounds=None, method='interior-point', callback=None,原创 2021-08-28 23:48:02 · 1694 阅读 · 0 评论 -
李宏毅深度学习-2
原创 2021-08-18 22:56:44 · 113 阅读 · 0 评论 -
吃瓜教程-支持向量机
原创 2021-07-29 23:01:46 · 104 阅读 · 1 评论 -
西瓜书弟5章-神经网络
原创 2021-07-25 22:20:36 · 243 阅读 · 0 评论 -
吃瓜教程Task03
原创 2021-07-22 22:17:59 · 80 阅读 · 0 评论 -
吃瓜教程-西瓜书南瓜书
吃瓜教程-Task02原创 2021-07-20 01:27:19 · 88 阅读 · 0 评论 -
吃瓜教程-1
链接: link.图片:原创 2021-07-13 19:59:34 · 223 阅读 · 0 评论