最近在设计低电压电流模bandgap,仿真DC温度曲线时,发现SF corner下的温度曲线,在低温处有拐点,斜率陡变,导致温漂系数恶化很多(如下图)。周围小伙伴都没有遇到过这种现象,我花了一周多时间,尝试了各种方法,最终才定位到问题所在,故要发个帖出来,希望大家少走弯路。
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设计SPEC
电源电压1.2V,Vref输出0.63V,温度范围-40~125℃,温漂系数<60ppm,功耗<200uA。
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问题现象
仅SF corner下,DC温度sweep时,低温-20℃左右处,曲线有拐点,斜率变化异常(如上图),温漂系数恶化严重。其他corner(TT、SS、FF、FS)正常。
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解决思路
- DC单独仿真异常温度区间的点(-20℃以下,比如-30℃、-40℃)和正常区间的点(-20℃以上),对比静态工作电压、电流差异较大的电路或器件。
- 替换SF corner下的res、Bipolar、cap等器件,看是否为仿真文件导致的异常。
关于仿真文件,如果是课题组内或者公司内已经设定好的仿真文件,一般不需要动,经过许多人验证过了,一般不会错,相信自己,一定是自己有问题哈哈。
在SF corner下,单独仿真-30℃和0℃,对比变化较大的电路和器件。一开始,我只关注了bandgap主体电路部分、运放和偏置电路,所有的mos管子都在饱和区,bipolar的工作状态也都正常。两种温度下的各节点电压,各支路电流相差很小,实在难以看出到底哪里出了问题,或者说,问题确实也没有出现在这些电路上。
然后我尝试改变电阻,当我稍微改变一些Vref支路的电阻时,我发现这个现象有所变化,当稍微增大了电阻后,Vref逐渐增大,拐点逐渐向低温靠近,0.639V时就消失了,也就是说问题向着好的方向发生(如下图所示)。
启动电路是通过最终稳定的Vref来关断的,所以怀疑可能与最不起眼的启动电路有关,电路DC仿真结果对比如下,Vref反馈回来的这一条支路,mos管的工作状态还算正常,没有什么问题,下拉bandgap的这一路(黄色高亮),0℃时为3.13pA,比较正常,毕竟上面接的是pmos管的gate端,但到了-30℃时电流是168.4nA(很大了,没关断),提高了好几个数量级!!!这应该就是问题所在了。
(这一点也是我在逛eetop论坛时看到有楼主遇到相同问题,下面的回帖提出来的,链接如下:)
带隙基准的一个问题 - Analog/RF IC 设计讨论 - EETOP 创芯网论坛 (原名:电子顶级开发网) -
之后我修改了启动电路这部分pmos管的尺寸(PDD使能mos管),降低了这一路的电流(5.7uA降到3.7uA),重新仿真,发现下拉这一路的在-30℃时漏电流回到正常了,问题也就随之消失了。
这里启动电路的pmos和nmos的宽长比选取有一定的讲究,要保证drain端的电压低于下拉管的Vth,这样在稳定后,下拉管可以被有效关断,不会漏电。
从下拉管的gate往上往下看,都是高阻态,这时候gate端的电压需要pmos和nmos的尺寸来决定。设计时要让pmos的宽长比远小于nmos的,这样一来这一路的电流就由更小的pmos来决定,也就是说pmos处于饱和区,nmos被压到线性电阻区,nmos的Vds就会减小,也就是下拉管的gate电压减小。
我从大信号电阻分压的角度,近似计算了pmos和nmos管的宽长比关系。电流近似不变时,mos管的Vds越大,大信号电阻越大;大信号电阻最小时是处于线性电阻区时的值。具体计算如下:
这个关系实际上是近似值,在实际选取宽长比值的时候可以有所参考。
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总结
看似奇怪的问题,往往都有对应的明显的异常点,需要静下心来慢慢去对比分析。当我检查完主体电路和运放、偏置电路后,没有发现问题,就开始心浮气躁了,完全忽略了不起眼的启动电路,实在不应该,白耗费了一周多的时间。
这一周多的时间里,我思考过很多可能的因素,虽然证明都是无效的,但也写出来给大家做个参考。包括:
- 零温度系数电流的大小。通过改变正负温度系数电路电阻的大小,来改变零温度系数电流的大小。
- 零温度系数电流镜像出来的电流大小(Vref支路)。
- 电阻的尺寸(这个工艺我第一次用,所以不太熟悉,属于病急乱投医了)。
- 换理想电阻(慎用,理想电阻没有温度系数)。
- DC sweep的仿真精度,options--maxiters(迭代值)、force node等(怀疑DC仿真不收敛)。
- chopper电路(去掉或保留)。
- 简并点(怀疑低温下有多个简并点)。