Verilog HDL概念01

◼HDL(Hardware Description Language)硬件描述语言是对硬件电路进行行为 描述、寄存器传输描述或者结构化描述的一种语言。

◼FPGA作为可编程硬件，采用HDL语言作为编程语言

基本结构：

◼ Verilog HDL程序是由模块构成的。每个模块嵌套在module和endmodule声明语句中。

每个模块要进行端口定义，并说明输入输出端口，然后对模块的功能进行行为逻辑描述。

模块中的时序逻辑部分在always块的内部，在always块中只能对寄存器变量赋值

//clk_in 的posedge指的是clk_in的上升边缘

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 Z高阻相对于断开

 

 

wire型变量

可以理解为线

 

 

寄存器型变量

 

 例子：

 

 

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过程块指的是always

 

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阻塞与非阻塞赋值

 

 没有板的情况下，编写仿真文件下使用

 模块调用：