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RSS订阅原创 奇数偶数分频，简单讲解
奇数分频：奇数分频本身不麻烦，例如我们把100MHZ时钟5分频为20MHZ，那就意味着我们20MHZ的时钟的T=5T1（T1为100MHZ时钟的周期），所以我们使用奇数器对100MHZ时钟奇数即可，然后每5个周期就重新计数就可以。但是当要求占空比为百分之50的时候，奇数分频就很麻烦，因为我们的需要把5T1分成两半，也就是20Mhz时钟高低电平各占2.5T1个，那么光使用上升沿计数器就不行了。即是100MHZ的5分频就是20MHZ，20MHZ的时钟周期T就是100MHZ时钟的5倍，即是T=5T1.
2023-09-17 16:46:20
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原创 vivado使用modelsim避免重复编译的技巧
因为modelsim每次编译完都会退出，所以我们只需要不让编译退出，然后就可以在modelsim的tcl控制平台使用命令让其重新编译和仿真。将.do文件中的代码“quit-force”注释掉，使用#注释。然后就可以在modelsim中tcl控制台进行重新编译。
2023-08-18 17:25:35
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原创 vivado中testbench，如何调用top模块下子模块的信号
我们在testbench中我们通常只声明了top模块，也就是我们只对top模块的端口信号进行赋值。那如果我们想调用top模块的子模块的信号，那我们应该怎么处理呢？代表引入inst_top_ddr3_hdmi模块的子模块inst_a7_ddr3_wr_ctrl中的sclk到testbench。代表给inst_top_ddr3_hdmi模块的子模块inst_a7_ddr3_wr_ctrl中的wr_cmd_start赋值。
2023-08-18 16:49:23
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原创 vivado关联sublime
在current editor选择custom editor,点击“...”编辑自定义编辑器的地址。编辑器地址:sublime软件的存放目录+[file name]:[line number]例子:H:\sublime_text_3\Sublime Text 3\sublime_text.exe [file name]:[line number]
2023-08-16 15:36:50
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原创 带宽和下载速率换算关系
1、运营商所说的带宽的单位是bps也就是bit/s，500M带宽代表500Mbit/s（也可以写成500Mbps）。B代表字节，b代表位，1byte=8bit。比如500M带宽和下载速率的换算，500M=500Mbit/s=500M/8 B/s=62.5MB/s.2、1MB=1024KB, 1024MB=1GB，1TB=1024GB，之间采用的是1024进位。一、通常下载速度显示都是用KB来表示，这个是B而不是小写的b，而运营商用的单位是b。3、网络速度一般都是以字节为最小单位，例如KB/s,MB/s。
2023-08-03 14:57:49
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原创 ise和modelsim联合仿真的Error: H:/modelsim_10.5/win64/vlog failed.
当出现这种问题时有可能是我们代码的问题，我们需要自查代码。或者直接点击implementation中的综合（synthesize）看报错信息更改代码。代码更改好了再点击仿真就可以了。
2023-05-30 10:51:32
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原创 (4)Mux256to1v
FPGA是在PAL、GAL、EPLD、CPLD等可编程器件的基础上进一步发展的产物。它是作为ASIC领域中的一种半定制电路而出现的，即解决了定制电路的不足，又克服了原有可编程器件门电路有限的缺点。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。
2023-04-07 11:44:56
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原创 (3)Gatesv100/Gatesv
FPGA是在PAL、GAL、EPLD、CPLD等可编程器件的基础上进一步发展的产物。它是作为ASIC领域中的一种半定制电路而出现的，即解决了定制电路的不足，又克服了原有可编程器件门电路有限的缺点。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。
2023-04-06 22:00:21
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原创 （2）Verilog HDL Bits:设计电路实现Thermostat（温度调节器）
FPGA是在PAL、GAL、EPLD、CPLD等可编程器件的基础上进一步发展的产物。它是作为ASIC领域中的一种半定制电路而出现的，即解决了定制电路的不足，又克服了原有可编程器件门电路有限的缺点。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。
2023-03-22 15:29:21
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原创 （1）Verilog HDL Bits:设计电路实现truth table1（真值表）
FPGA是在PAL、GAL、EPLD、CPLD等可编程器件的基础上进一步发展的产物。它是作为ASIC领域中的一种半定制电路而出现的，即解决了定制电路的不足，又克服了原有可编程器件门电路有限的缺点。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。
2023-03-21 22:08:24
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原创 OSError: Unable to create file (unable to open file: name = ‘../working/best.hdf5 No such file or di
OSError: Unable to create file (unable to open file: name = '../working/best.hdf5 No such file or di
2022-11-10 16:37:38
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原创 java开发环境搭建
# java开发环境搭建## 卸载JDK1. 控制面板、系统、高级系统设置、环境变量、删除java-home、删除path里的两项内容然后去dos命令窗口查一下java版本，查不到就说明删干净了。指令是Java -version## 安装JDK1. 百度下载jDK然后安装2. 配置Java_home 变量名字就是JAVA_HOME 变量值就是安...
2021-10-29 15:09:04
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空空如也
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