vivado2021：在clock wizard里自动约束过的时钟不需要再手动写xdc约束

学习vivado软件的时候，学到了report methodology 设计方法检查：

随便打开一个工程发现有个报错， 翻译过来大概就是

新的时钟约束create_clock覆盖了以前具有相同名称的作用域时钟约束。 不建议重写作用域(通常是IP)时钟约束，这可能会导致意外行为。

新的: 来源:xxxx.srcs/constrs_1/ New /pwm.xdc(行:7)

旧的：xxx.gen/ sources_1/bd/design_1/ip/design_1_clk_wiz_0_0/design_1_clk_wiz_0_0. xdc(行:56)

定位到了xdc文件里的这句话报错：create_clock -period 5.000 -name CLK_IN_D_clk_p -waveform {0.000 2.500} [get_ports CLK_IN_D_clk_p]，打开clock wizard自动生成的xdc，时钟果然已经约束过了。把自己写的xdc里的删了就行，不过看起来留着好像也没啥问题。