FPGA设计可变模计数器（4/8/12/16）

目录

一、概要

二、设计流程

三.小结

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一、概要

FPGA课程设计：可变模计数器  FPGA（型号：EP2C8Q20BC8N）

实验要求：

1、设计模为 4、8、12、16的可变计数器；

2、在控制信号的控制下实现变模计数（S5按键向上切换模值，S6按键向下切换模值）；

3、数码管显示实时的计数值和模值（数码管1、2显示计数值；数码管7、8显示模值）；

二、设计流程

设计思路：先用verilog语言写出一个个模块 出来，然后在原理图文件中将其模块导入其中，最后将所有的模块的拼凑起来（连线）并将原理图设置成顶层文件，再编译下载到开发板上。

1.设计一个计数器模块流程，先创建一个verilog文件，写出一个技术器模块的逻辑程序，如下图所示：

2.写完系统所需要的所有模块（分频、消抖、模值切换模块、数码管驱动模块）后，再创建一个原理图文件，将所有的模块加载到原理图列表中，这样就可以直观地将所有的模块连接起来，实现可变模计数器设计了。下面是操作流程：

将模块拉出来 ，放到画布中

  

最后按照这个图来连接，即可完成这个此项目设计

 3.将原理图设置成顶层文件

操作流程如下：

4.编译下载

 

 5.实物现象

三.小结

因为本实验中并没有明确给出，计数器的触发信号来源，因此可以选用按键或者时钟（1hz）当做计数信号源，本篇采用后者1s计数。希望此篇文章对你有所启发，谢谢你的阅读和点赞关注！