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原创 Vivado Error问题之[DRC NSTD-1][DRC UCIO-1] FPGA管脚约束问题导致生成bit时报错,如何在不重新Implentation情况下生成bit?
Vivado Error问题之[DRC NSTD-1][DRC UCIO-1] FPGA管脚约束问题导致生成bit时报错,如何在不重新Implentation情况下生成bit?
2024-01-04 15:24:41 1764 1
原创 删除debug后,实现的时候报错:[DRC REQP-1712] Input clock driver: Unsupported PLLE2_ADV connectivity.
[DRC REQP-1712] Input clock driver: Unsupported PLLE2_ADV connectivity. The signal algcore_dcm/CLKIN1 pin of XXXXX with COMPENSATION mode ZHOLD must be driven by a clock capable IO.
2022-10-30 20:20:16 1464
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