此乃金鳞也-CSDN博客

原创 Vivado Error问题之[DRC NSTD-1][DRC UCIO-1] FPGA管脚约束问题导致生成bit时报错，如何在不重新Implentation情况下生成bit？

Vivado Error问题之[DRC NSTD-1][DRC UCIO-1] FPGA管脚约束问题导致生成bit时报错，如何在不重新Implentation情况下生成bit？

2024-01-04 15:24:41 1521 1

原创如何用verilog来实现倒序输出？（verilog实现反转输出）

【代码】如何用verilog来实现倒序输出？（verilog实现反转输出）

2023-05-11 11:51:12 4809

原创 Vivado、modelsim、VHDL错误集锦

错误集锦

2022-10-30 21:05:13 6225

原创删除debug后，实现的时候报错：[DRC REQP-1712] Input clock driver: Unsupported PLLE2_ADV connectivity.

[DRC REQP-1712] Input clock driver: Unsupported PLLE2_ADV connectivity. The signal algcore_dcm/CLKIN1 pin of XXXXX with COMPENSATION mode ZHOLD must be driven by a clock capable IO.

2022-10-30 20:20:16 1358

原创格雷码与二进制转换的verilog实现

格雷码与二进制转换的verilog实现

2022-07-25 18:48:08 2078

空空如也

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