![](https://img-blog.csdnimg.cn/20201014180756930.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
Vivado常见error
文章平均质量分 78
此乃金鳞也
这个作者很懒,什么都没留下…
展开
-
Vivado Error问题之[DRC NSTD-1][DRC UCIO-1] FPGA管脚约束问题导致生成bit时报错,如何在不重新Implentation情况下生成bit?
Vivado Error问题之[DRC NSTD-1][DRC UCIO-1] FPGA管脚约束问题导致生成bit时报错,如何在不重新Implentation情况下生成bit?原创 2024-01-04 15:24:41 · 1623 阅读 · 1 评论 -
Vivado、modelsim、VHDL错误集锦
错误集锦原创 2022-10-30 21:05:13 · 6515 阅读 · 0 评论 -
删除debug后,实现的时候报错:[DRC REQP-1712] Input clock driver: Unsupported PLLE2_ADV connectivity.
[DRC REQP-1712] Input clock driver: Unsupported PLLE2_ADV connectivity. The signal algcore_dcm/CLKIN1 pin of XXXXX with COMPENSATION mode ZHOLD must be driven by a clock capable IO.原创 2022-10-30 20:20:16 · 1395 阅读 · 0 评论