Vivado、modelsim、VHDL错误集锦

最新推荐文章于 2025-02-27 11:05:38 发布
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分类专栏： Vivado常见error Modelsim常见error VHDL常见error 文章标签： fpga开发
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本文围绕FPGA开发展开，介绍了工程移植、仿真、代码编写、综合、实现等环节遇到的问题及解决办法。如工程移植报Black Box问题，可删除并重新配置IP核；仿真时时钟信号为0，需注意锁相环复位电平设置等。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

        1、将工程移植位置后，结果报 Black Box问题。

        例：[DRC INBB-3] Black Box Instances: Cell 'xillybus_ins/system_i/vivado_system_i/xillyvga_0/inst/xillyvga_core_ins' of type 'xillyvga_core' has undefined contents and is considered a black box.  The contents of this cell must be defined for opt_design to complete successfully.

        在网上查找，回答基本上都是手动添加一下ngc文件可解决问题，但我添加后依然报相同错误。

        删除并重新配置该IP核解决问题。

        2、仿真时出现多个模块25MHZ时钟信号一直为0的现象。

        查看后发现之前调用pll锁相环时采用了默认设置的复位高电平有效，因为系统的复位信号是低电平有效，直接将系统复位信号连接到了锁相环上，导致了此现象。

        3、VHDL 语言编写模块调用代码时应注意各个上层模块所调用的底层模块名称需要不同&#x

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08-15
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axiba233的博客
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扣脑壳的FPGAer的博客
09-08 2517
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