数字电路与数字逻辑

数字电路

数字逻辑概论

1. 进制转换（BODH），8421BCD码，格雷码，余三码（8421BCD加3）。
2. 逻辑运算及逻辑门，与0得0或1得1。

逻辑代数

1. 摩根定律，异或运算（不同为1相同为0）。
2. 反演规则：求反函数，与或互换，01互换，原变量非变量（注意运算顺序不要发生改变，且是小非号）。
3. 对偶规则：求对偶式，与或互换，01互换（注意运算顺序不要发生改变）。
4. 最小项与最大项，最小项要求每一项取值为1相与，找逻辑函数值为1的情况。最大项要求每一项取值为0相或，找逻辑函数值为0的情况。标准与或式，标准或与式。
5. 卡诺图化简，利用最小项，去卡诺图中填1，然后找2的次方关系进行化简。
6. A·(A+B)=A；A+A·B=A；A·(A非+B)=AB；A+A非B=A+B；(A+B)(A+B非)=A；A·B+A·B非=A。

组合逻辑电路

1. 组合逻辑电路，其输出状态只取决于同一时刻的输入状态，而与电路原来的状态无关。输入输出之间没有反馈延迟通路，电路中也不含具有记忆功能的元件。
2. 组合逻辑电路分析：
   （1）根据逻辑电路写逻辑函数表达式
   （2）运用代数方法对逻辑表达式化简
   （3）根据逻辑表达式列真值表
   （4）根据真值表分析逻辑功能
3. 组合逻辑电路设计：
   （1）根据逻辑功能列真值表
   （2）由真值表画卡诺图
   （3）由卡诺图化简得最简表达式
   （4）根据表达式画出逻辑电路图
4. 组合逻辑电路的竞争与冒险，如果在一定条件下使得门电路输出端表达式可以化简成，两个互补信号的相乘或者相加，这种情况下，由竞争而可能产生输出干扰脉冲的现象，被称为冒险。
5. 消去竞争冒险的方法：在卡诺图中添加新的卡诺圈，消除图中的相切卡诺圈
   （1）发现并消去互补相乘项
   （2）增加乘积项以避免互补项相加（直接将导致竞争冒险的取值，放在最后作为冗余项）
   （3）输出端并联电容器
6. 编码器（74148为8-3优先编码器）
   用一个二进制代码表示特定含义的信息称为编码。多对少的过程。
7. 译码器（74138为3-8译码器）
   将具有特定含义的二进制码转换成对应的输出信号称为译码。少对多的过程。
   数码显示译码器：
   （1）共阳极接法：某段外接低电平，该段被点亮。
   （2）共阴极接法：某段外接高电平，该段被点亮。
8. 数据选择器（74151为八选一数据选择器）
9. 数据比较器（7485为4位数值比较器）从最高位开始以此向下比较结果，若没有扩展输入端的其他比较结果输入，则只需要将IA=B置为1，其他置为0即可满足要求，从而仅对4位进行比较。
10. 半加器和全加器
    半加器：S表示和数：S=A非B+AB非=AB异或；C表示进位数：C=AB。
    全加器：S表示和数：S=A异或B异或Ci；Co表示向高位进位：Co=AB+（A异或B）Ci。
11. 半减器：D表示差：A异或B；V表示向高位的借位：A非B

锁存器（寄存器）和触发器

1. 由或非门构成的基本RS锁存器的工作原理：其中S和R是两个输入端，Q和Q非是两个输出端。
   （1）S=R=0时，S、R两信号对输出不起作用，电路状态保持不变，因此可以存储一位二进制数据。
   （2）S=0、R=1时，将锁存器置0，Q输出0，因此将R端称为复位（或置0）输入端。当R=1信号消失，回到第一种状态，使得锁存器的0状态得以保持。
   （3）S=1、R=0时，将锁存器置1，Q输出1，因此将S端称为置位（或置1）输入端。当S=1信号消失，回到第一种状态，使得锁存器的1状态得以保持。
   （4）S=R=1时，将强制Q=0，Q非=0，锁存器处在既非1又非0的非定义状态。所以为了保证锁存器始终工作于定义状态，输入信号应遵守SR=0的约束条件，不允许出现S=R=0。
2. 由与非门构成的基本RS锁存器的工作原理：
   与或非们构成的基本RS类似，不过与非门的SR中，注意S和R的输入，是低电平有效，即工作时受到不可以使得S非=R非=0的约束条件。
3. 门控RS锁存器：
   在基本的RS锁存器输入端，增加了一对逻辑门，用使能信号E控制锁存器在指定时刻，根据S、R输入信号确定输出状态。
4. D锁存器：特征方程为Qn+1=D，次态为D。输入D=0就是置0，输入D=1就是置1。
5. 锁存器是对于脉冲的高电平敏感，触发器是对于脉冲的上升沿与下降沿敏感。
   CP是时钟信号，一般是对上升沿敏感，如果进入触发器之前有非号，那么就是对下降沿敏感。根据边沿的变化分析电路即可。
6. D触发器：
   特征方程：Qn+1=D。
   状态图：圆圈内为现态，箭头指向次态，箭头上标出状态转换条件，即输入信号D的逻辑值。简单分析即可得到。
7. JK触发器：
   特征方程：Qn+1=JQn非+K非Qn。
   状态图：初态为0看J变，初态为1看K非变。
   （1）当J=K=0时，JK触发器状态保持不变。
   （2）当J=0，K=1时，JK触发器的下一个状态将被置0。
   （3）当J=1，K=0时，JK触发器的下一个状态将被置1。
   （4）当J=K=1时，JK触发器下一状态会反转。
8. T触发器：
   当控制信号T=1时，每来一个CP脉冲，它的状态就会翻转一次，T=0时则不对时钟信号做出响应而保持状态不变。
   特征方程：Qn+1=TQn非+T非Qn。若令J=K=T，即将JK触发器改为了T触发器。
9. T`触发器：
   让T恒等于1，即时钟脉冲的上升沿（或下降沿）每作用一次，触发器翻转一次，输入只有时钟信号。
   特征方程：Qn+1=Qn非。

时序逻辑电路

1. 时序电路的基本结构：组合电路和存储电路。
   组合电路的输入包括：输入信号I和状态信号S；
   组合电路的输出包括：输出信号O和激励信号E；
   存储电路的输入包括：激励信号E；
   存储电路的输出包括：存储电路状态的状态信号S（或称为状态变量），它表示时序电路当前的状态，简称现态。
   S和I输入组合电路产生激励信号E，从而确定电路的下一个状态，即次态。
2. 激励方程（驱动方程）（表达激励信号与输入信号、状态变量的关系）：E=f(I,S)
   状态转换方程（表达存储电路从现态到次态的转换）：Sn+1=g(E,Sn)
   输出方程（表达时序电路的输出信号与输入信号、状态变量的关系）：O=h(I,S)
3. Mealy型时序电路：输出信号O取决于输入信号I和状态信号S（即取决于现态和输入）。
   Moor型时序电路：输出信号O只取决于状态信号S（即只与现态有关）。
4. 状态转换真值表：自变量是输入和现态，因变量是次态和输出。
5. 状态表：左边是现态，右边是次态/输出，根据不同的输入得到不同的列，不同的现态情况得到不同的行。
6. 状态图：圈内为现态，箭头为输入/输出，指向次态。
7. 如果在上升沿或下降沿刚好到来的时候，正好输入发生了突变的情况，那么需要考虑输入信号的延迟效果。
8. 分析同步时序逻辑电路的一般步骤：
   （1）根据逻辑电路图写激励方程组（驱动方程组）和输出方程组。
   （2）将激励方程组带入触发器特征方程得状态转换方程组。
   （3）根据状态转换方程组和输出方程组列状态表。
   （4）根据状态表画状态图，根据状态图画波形图，并描述逻辑功能。
   PS：描述功能的时候借助状态图进行分析，找到一条所有状态都经历过的路线，即可分析，例如为1111序列检测器，因为只有输入为1111的时候输出才会为1。
9. 触发器的个数一定是状态编码的位数。
10. 同步时序逻辑电路的设计：
    （1）根据状态图列写状态转换真值表。
    （2）根据状态转换真值表画卡诺图。
    （3）由卡诺图化简得状态转换方程组与输出方程组。
    （4）将状态转换方程组代入触发器的特征方程得激励方程组。
    （5）根据激励方程组和输出方程组画出逻辑电路图。
    （6）检查电路自启动能力。
11. 计数器：计数器运行时，从某一状态开始依次遍历不重复的各个状态后完成一次循环，所经过的状态总数称为计数器的模，用M表示。
12. N位同步二进制计数器：按照二进制数自然递增或递减编码的计数器称为二进制计数器，N位二进制计数器的模是2^N，由N个触发器组成。
    同步二进制计数器的特点：计数脉冲作为时钟信号同时接于所有触发器的时钟脉冲输入端。同步计数器是一种同步时序电路。注意有一个（CR）非作为清零端，连接到触发器的R位置，输入时注意非号圆圈要在触发器上。
13. 计数器的分析（不存在输出方程组）：
    （1）根据逻辑电路图写激励方程组和输出方程组。
    （2）将激励方程组代入触发器特征方程得状态转换方程组。
    （3）根据状态转换方程组和输出方程组列状态表。
    （4）根据状态表画状态图，根据状态图画波形图，并描述逻辑功能。
14. 集成同步二进制计数器（74161）：
    异步清零，同步预置。
    （CR）非：清零。（PE）非：预置。CEP和CET：使能。CP：时钟。D3D2D1D0：预置数据输入。Q3Q2Q1Q0：数据输出。TC：进位。
15. 利用74161设计不同进制的继承计数器（10进制为例）：
    （1）反馈清零法：CET和CEP为1，CP为时钟脉冲输入端，D3D2D1D0四个预置端口接地置为0（不重要），具有异步清零的作用，不受时钟脉冲信号控制。因为出现10的时候，清零端有效，即立即清零，所以10出现的情况是短暂的，并不算为稳定的状态，故可以为10进制计数器。
    （2）反馈置数法：CET和CEP为1，CP为时钟脉冲输入端，D3D2D1D0四个预置端口接地置为0，具有同步预置功能，受到时钟脉冲信号的控制。在出现9的时候PE预置端有效，但是9的状态是稳定状态，当出现新的脉冲信号的时候才会被预置为预置端的值。
16. 74161与74163：差别仅在于74161为异步清零，74163为同步清零。