寄存器模型读/写操作后没有结束

我在利用Axi_vip做验证过程中发现调用uvm_reg::write操作发起之后没有结束，仿真挂死，查阅资料后发现这种情况常见原因及解决方案如下：

1.以write为例，它在完成前会有阻塞传输的操作Bus_req.end_event.wait_on(）任务，当编译时增加如下图选项（Synopsys VIP一般会加）并且在driver中没有手动调用begin_tr(),end_tr（）等函数则会被阻塞。为了让rgm和dirver间不被阻塞，需要在driver发送数据后手动调用end_tr（）。

2.写uvm_reg_adapter时是否将provide_response配置为1，如果做了配置则需要从driver获得resp item，需要通过item(done)反馈给sequence。如果driver没有反馈诗句则会被阻塞。