一、原理图设计全加器

一、原理图设计全加器

1.1半加器设计

1、新建工程

芯片选择【EP4CE115F29C7】系列，选中芯片创建工程

2、新建原理图文件

首先选择File->New，进入后选择Block Diagram/Schematic File

在元件搜索框内输入 and2 和 xor 并摆放到图上。分别摆放两个输入和输出。

并且连接起来

保存后编译

3、将设计项目设置成可调用的元件

在打开半加器原理图文件adder.bdf的情况下，选择菜中File→Create/Update→Create Symbol Files for Current File项，即可将当前文件adder1. bdf变成一个元件符号存盘，以待在高层次设计中调用。

4、半加器仿真

新建波形文件：File→New选择University Program VWF。

Edit→Insert→Insert Node or Bus

点击Node Finder→List→>>→OK→OK。

选中要改变电平的区域，然后点击左上方的 “0” “1” 图样即可。

保存 .vwf 文件。

点击编译按钮

1.2 全加器设计

1新建原理图

编辑原理图如下：

2、将设计项目设置成顶层文件并编译仿真

二、Verilog实现全加器

1、创建 Verilog 文件

File→New。选择Verilog HDL File，点击OK。

2、编写代码

完整代码如下

module Verilog1(
	//输入信号，ain表示被加数，bin表示加数，cin表示低位向高位的进位
	input ain,bin,cin,
	//输出信号,cout表示向高位的进位，sum表示本位的相加和
	output reg cout,sum
 
);
reg s1,s2,s3;
always @(ain or bin or cin) begin
	sum=(ain^bin)^cin;//本位和输出表达式
	s1=ain&cin;
	s2=bin&cin;
	s3=ain&bin;
	cout=(s1|s2)|s3;//高位进位输出表达式
end
endmodule

3、编译

4、实验电路结果图

通过Tools→Netlist Viewers→RTL Viewer查看电路图。

四、总结

通过本次实验，我成功地使用 Quartus 软件完成了1位全加器的设计。通过逻辑仿真和综合，我验证了设计的正确性和满足约束要求。该实验使我熟悉了 Quartus 软件的使用流程，并深入了解了1位全加器的原理和逻辑实现。在以后的实验设计中，这为我打下了坚实的基础。我也学会了使用测试盒来验证设计的正确性，以及观察仿真结果和波形图来评估设计的性能。综合而言，这是一次有益且成功的实验。