一位全加器的设计与实践

KeCchuqiu

已于 2023-04-20 18:51:49 修改

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于 2023-03-25 22:50:31 首次发布

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认识全加器

半加器

半加器是能够对两个一位的二进制数进行相加得到半加和以及半加进位的组合电路

半加器的输出表达式为S=A⊕B，C=AB，逻辑电路图如下

一位全加器

全加器的真值表如下，其中Ain表示被加数，Bin表示加数，Cin表示低位进位，Cout表示高位进位，Sum表示本位和

即输出表达式为

Sum=Ain⊕Bin⊕Cin

Cout=(Ain⊕Bin)⋅Cin+Ain·Bin=(Ain&Bin)∣(Bin&Cin)∣(Ain&Cin)

输出原理图实现一位加法器

首先启动quartus软件，选择file，找到new project wizard

半加器原理图输入

首先选择file，选择new，进入选择Block Diagram/Schematic File

选择元件，添加一个and2，一个xor，两个input，两个output，组成如下图的电路

保存文件，编译

通过Tools->Netlist Viewers->RTL Viewer查看电路图

得到如图。

创建一个向量波形文件，选择菜单项File->New->University Program VWF

然后按照如下图所示操作

编辑并保存

功能仿真结果

时序仿真结果

全加器原理图输入

将设计项目设置为可调用的元件

在打开半加器原理图文件half_adder.bdf的情况下，选择菜中File中的Create/Update→CreateSymbolFilesforCurrentFile项，即可将当前文件h_adder.bdf变成一个元件符号存盘，以待在高层次设计中调用。

接下来我们再绘制一个，还是老样子，选择file->new，选择Block Diagram/Schematic File

加入元件

名字出了点问题。

做成如图所示

这里先把这个文件置顶

这里是如上相同的方式，保存编译查看电路图，仿真实现

功能仿真

时序仿真

Verilog实现一位加法器创建

先创建Verilog文件

输入代码

 module Verilog1(//这里的名字与自己的文件名相同
//输入信号，ain表示被加数，bin表示加数，cin表示低位向高位的进位
input ain,bin,cin,
//输出信号,cout表示向高位的进位，sum表示本位的相加和
output reg cout,sum

);
reg s1,s2,s3;
always @(ain or bin or cin) begin
sum=(ain^bin)^cin;//本位和输出表达式
s1=ain&cin;
s2=bin&cin;
s3=ain&bin;
cout=(s1|s2)|s3;//高位进位输出表达式
end
endmodule