Latch（锁存器）

1、Latch是什么？       

        Latch其实就是锁存器，是一种在异步电路系统中，对输入信号电平敏感的单元，用来存储信息。锁存器在数据未锁存时，输出端的信号随输入信号变化，就像信号通过一个缓冲器，一旦锁存信号有效，则数据被锁存，输入信号不起作用。因此，锁存器也被称为透明锁存器，指的是不锁存时输出对于输入是透明的。

2、异步电路、同步电路是什么？

        异步电路：异步电路主要是组合逻辑电路，用于产生FIFO或RAM的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化.(在异步时序电路中，不使用同一个时钟脉冲信号源，即各触发器的状态的转换时异步完成的)

        同步电路：同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟clk，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。（存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步）(在同步时序电路中，电路状态的变化在同一时钟脉冲的作用下发生，即各触发器状态的转换同步完成）

3、几种产生Latch的情况：

1.组合逻辑中if-else条件分支语句缺少else语句.        

2.组合逻辑中case条件分支语句条件未完全列举，且缺少default语句.   

3.组合逻辑中输出变量赋值给自己.

3.1组合逻辑和时序逻辑是什么？

 FPGA实际开发中可以使用两种方法来进行逻辑设计，分别为：组合逻辑和时序逻辑。                

• 组合逻辑的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原本的状态无关，逻辑中不牵涉跳变沿信号的处理。        
• 3.2组合逻辑与时序逻辑的对比：
• 组合逻辑的输出与输入直接相关，时序逻辑的输出是由时钟的边沿触发的；
• 组合逻辑只适合简单的电路，时序逻辑可以胜任大规模的逻辑电路。
• 组合逻辑的时序难以保证，时序逻辑更容易达到时序收敛、时序逻辑时序更可控；
• 组合逻辑容易出现竞争、冒险问题，时序逻辑一般不会出现竞争、冒险现象；（在组合电路中，某一输入变量经过不同途径传输后，到达电路中某一汇合点的时间有先后，这种现象称竞争；由于竞争而使电路输出发生瞬时错误（尖峰脉冲）的现象叫做冒险。或者说由于竞争产生的毛刺叫做冒险。）
• 时序逻辑是Verilog HDL 设计中另一类重要应用，其特点为任意时刻的输出不仅取决于该时刻的输入，而且还和电路原来的状态有关。电路里面有存储元件（各类触发器，在FPGA 芯片结构中只有D 触发器）用于记忆信息，从电路行为上讲，不管输入如何变化，仅当时钟的沿（上升沿或下降沿）到达时，才有可能使输出发生变化。

3.2.1、组合逻辑的实现

方式一：

always @(电平敏感信号列表) begin

end

• 在always块中可以使用if…else等语句；
• 组合逻辑一般建议使用阻塞赋值“=”；
•   always 块中的信号必须定义为reg型，但实际意义与wire型相同，这是语法中的规定，没有实际意义。

方式二：

•         用assign描述的赋值语句实现；
•         信号只能定义为wire型。

 3.2.2、时序逻辑的实现 

always @(posedge clk) begin

end

        时序逻辑always 块定义的reg型信号都会被综合成register(寄存器)；

        时序逻辑一般推荐使用非阻塞赋值“<=”；

        敏感列表中只要有时钟沿的变化即可，即每次触发输出变化都是时钟沿引入的；

        在时序逻辑中只要出现在always@(posedge *)之后的就会被综合成系统时钟。

4.锁存器的作用：

•  缓存；
• 完成高速的控制器和慢速的外设不同步问题；
• 解决驱动的问题；
•  解决一个I/O口既能输出也能输入的问题。

        优点：面积小，速度较快；

        缺点：电平触发，非同步设计，受布线延迟影响大。