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AERD电路（Address-Encoder and Reset-Decoder）

什么是仲裁树？

仲裁树方案（arbitration tree scheme）是一种用于优先级决策的数据结构，它在数字电路设计中常用于解决多个信号源之间的优先级问题。在这种方案中，信号源（例如，像素传感器阵列中的像素）被组织成一个树状结构，每个节点在树中代表一个决策单元。

在AERD（地址编码器和复位解码器）电路的上下文中，仲裁树方案用于确定哪些像素（在传感器阵列中）在给定的读出周期中应该被优先读取。这个过程通常涉及以下步骤：

1. 信号生成：每个像素根据是否检测到信号（例如，粒子撞击）生成一个有效信号（VALID）。

2. 优先级逻辑：这些有效信号通过优先级逻辑进行处理，该逻辑根据预设的规则（例如，像素的位置或信号强度）为每个像素分配一个优先级。

3. 仲裁树结构：优先级逻辑的输出被送入一个仲裁树，这是一个层次化的网络，其中每个级别的节点都负责比较其子节点的优先级，并选择最高优先级的信号传递给上一层。

4. 地址编码：在仲裁树的顶层，最终确定的优先级最高的像素地址被编码，这个地址随后用于读取该像素的数据。

5. 复位操作：一旦读取了最高优先级的像素，相应的像素状态寄存器会被复位，以便在下一个读出周期中准备接收新的信号。

仲裁树方案的优点在于它能够快速且有效地处理大量信号源的优先级决策，这对于需要快速响应和低延迟的系统（如粒子探测器）尤为重要。在AERD电路中，这种方案使得读出过程能够仅针对实际发生事件的像素进行，从而显著减少了不必要的数据传输和功耗。

1.AERD电路工作原理

STATE通过Fast OR产生VALID信号，并给到外围电路。

优先级逻辑输出作为地址编码器的输入，生成每个基本块的地址值。

优先级逻辑输出和上一级的SYNC信号作为复位译码器的输入，产生下一级的SYNC信号。

当有命中时，STATE为1，VALID也为1。

2.基本模块的实现电路

a.优先级逻辑在一个读出周期内产生4个输出，并且只有一个输出有效。

b.地址编码器是一个具有三态输出的组合电路。一个SYNC信号(表1 )启用/禁用每个块的输出状态来控制地址总线。

c.复位发生在SYNC信号的下降沿，由优先级逻辑的输出反馈NOR门实现。

3.以解码16个像素为例

如果像素4被击中，VALID为1，SYNC被回传到被击中的像素，读出其地址。

SYNC与优先级逻辑相结合，在树的最底层，在读取像素低之后的同一时钟周期内，只复位优先级最高的像素。

4.AERD的时序图

当第1个像素被击中时，经过Delay D，VALID为1，给到外围电路。当clk上升沿的时候，SYNC为高电平，回传到电路，地址开始编码。Delay B是clk上升沿开始到地址稳定所需要的时间。

在SYNC下降沿的时候，第一个像素状态被重置。

Delay C是最后一个命中像素所需的读出时间，从clk的下降沿到VALID的下降沿。Delay C必须小于T，以避免额外的读出周期。

5.改进后的AERD解码16像素

 **改进的策略**：
   - 分离地址编码和复位解码阶段，使得每个阶段都可以使用完整的时钟周期来执行其操作，而不是仅仅使用半个时钟周期。

 **新的AERD结构**：
   - 在新的结构中，优先级逻辑的输出被用来启用下层的地址编码器。这意味着，从第二层开始，所有的块都并行工作，以避免在地址总线上发生冲突。
   - 为了确保只有最高优先级的像素被允许编码地址，需要额外的OR门来管理ADDR_EN信号的优先级路径。

 **时序序列**：
   - 在新的时序中，地址编码和复位解码被分开处理，这允许使用完整的时钟周期进行地址传播，并且减少了内部信号的负载。
   - 时序包括：像素命中后的VALID信号激活、地址编码的开始、最高优先级像素状态寄存器的复位、地址值的采样，以及读取双列中最后一个命中像素所需的时间。

6.改进后的AERD的时序图

第一个像素被击中后，经过Delay D，VALID被激活。ADDR_EN被激活后，地址开始编码。新的优先级在重置前一个像素后自动运行。

Delay B是地址从SYNC上升沿稳定在EoC所需要的时间。Delay B必须小于T。