FPGA学习日记

已于 2024-03-17 16:20:04 修改
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文章标签： fpga开发 学习
于 2024-02-29 19:36:55 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/m0_68879428/article/details/136363227
版权
本文详细介绍了FPGA开发流程，包括设计定义、Vivado和Quartus工具的使用、功能仿真、布局布线以及时序分析。此外，还展示了如何用Verilog设计和测试3-8译码器、LED灯控制电路，以及基本的UART串口通信。
摘要由CSDN通过智能技术生成

2024.02.28

FPGA开发流程

  1. 设计定义
  2. 设计输入（编写逻辑）
  3. 分析综合（Vivado、quartus）
  4. 功能仿真（Modelsim）
  5. 布局布线（Vivado、quartus）
  6. 分析性能（时序仿真Modelsim、静态时序分析Vivado、quartus）
  7. 板级调试
  8. OK

Vivado开发流程

  1. 启动Vivado
  2. 创建工程
  3. 添加源文件

MUX2

设计

module mux2(
    a,
    b,
    sel,
    out
    );
    
    input a;
    input b;
    input sel;
    output out;
    
    assign out = (sel==1)?a:b;
        
endmodule

测试

`timescale 1ns / 1ps

module mux2_tb();

   reg s_a;
   reg s_b;
   reg sel;
   wire out;
 //例化
   mux2 mux2_inst0(
     .a(s_a),
     .b(s_b),
     .sel(sel),
     .out(out)
  );
  
  initial begin
    s_a=0;s_b=0;sel=0;
    #200;
    s_a=0;s_b=0;sel=1;
    #200;
    s_a=0;s_b=1;sel=0;
    #200;
    s_a=0;s_b=1;sel=1;
    #200;
    s_a=1;s_b=0;sel=0;
    #200;
    s_a=1;s_b=0;sel=1;
    #200;
    s_a=1;s_b=1;sel=0;
    #200;
    s_a=1;s_b=1;sel=1;
    #200;
  end
  
endmodule

仿真

时序仿真

3-8译码器

设计

module decoder_3_8(
    a,
    b,
    c,
    out
    );
    
    input a;
    input b;
    input c;
    output [7:0] out;
    reg [7:0]out;

    
//以always块描述的信号赋值，被赋值对象必须定义为reg类型
    always@(*)begin
        case({a,b,c})
          3'b000: out= 8'b0000_0000;
          3'b001: out= 8'b0000_0010;
          3'b010: out= 8'b0000_0100;
          3'b011: out= 8'b0000_1000;
          3'b100: out= 8'b0001_0000;
          3'b101: out= 8'b0010_0000;
          3'b110: out= 8'b0100_0000;
          3'b111: out= 8'b1000_0000;
        endcase
      end  
//{a,b,c}变成了一个三位的信号，这种操作叫做位拼接
//  always@(*)begin
        case({a,b,c})
          3'd0: out= 8'b0000_0000;
          3'd1: out= 8'b0000_0010;
          3'd2: out= 8'b0000_0100;
          3'd3: out= 8'b0000_1000;
          3'd4: out= 8'b0001_0000;
          3'd5: out= 8'b0010_0000;
          3'd6: out= 8'b0100_0000;
          3'd7: out= 8'b1000_0000;
        endcase
      end //
  
endmodule

测试

`timescale 1ns / 1ps

module decoder_3_8_tb();
    
    reg s_a;
    reg s_b;
    reg s_c;
    wire [7:0]out;

    decoder_3_8 decoder_3_8_inst0(
              .a(s_a),
              .b(s_b),
              .c(s_c),
              .out(out)
        );
        
     initial begin
        s_a=0;s_b=0;s_c=0;
        #200;
        s_a=0;s_b=0;s_c=1;
        #200;
        s_a=0;s_b=1;s_c=0;
        #200;
        s_a=0;s_b=1;s_c=1;
        #200;
        s_a=1;s_b=0;s_c=0;
        #200;
        s_a=1;s_b=0;s_c=1;
        #200;
        s_a=1;s_b=1;s_c=0;
        #200;
        s_a=1;s_b=1;s_c=1;
        #200;
     end
        
endmodule

仿真

2024.03.01

LED灯以1s的频率闪烁

如果时钟频率是100MHz，0.5s对应的计数器值是50,000,000

设计

module led_flash(
    Clk,
    Reset_n,
    Led
    );
    
    input Clk;
    input Reset_n;
    output reg Led;
    
    reg [25:0]counter;
    //<=是非阻塞赋值的意思
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)
        counter <= 0;
    else if(counter == 24999999)
        counter <= 0;
    else 
        counter <= counter + 1'd1;
        
     always@(posedge Clk or negedge Reset_n)
     if(!Reset_n)
         Led <= 0;
     else if(counter == 24999999)
         Led <= !Led;

endmodule

测试

`timescale 1ns / 1ps

module led_flash_tb();

    reg Clk;
    reg Reset_n;
    wire Led;
    
    led_flash led_flash_inst0(
          .Clk(Clk),
          .Reset_n(Reset_n),
          .Led(Led)
    );
    
    initial Clk = 1;
    always #10 Clk = !Clk;
    
    initial begin
       Reset_n = 0;
       #201;
       Reset_n = 1;
       #2000000000;
       $stop;
    end

endmodule

仿真

让8个LED灯以每个500μs灯速率循环闪烁（跑马灯）

0.0005s = 0.5ms = 500μs

输入设计

module led_run(
    Clk,
    Reset_n,
    Led
    );
    
    input Clk;
    input Reset_n;
    output reg[7:0] Led;
    
    reg [24:0]counter;
    
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)
        counter <= 0;
    else if(counter == 25'd24999)
        counter <= 0;
    else 
        counter <= counter + 1'b1;
        
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)
        Led <= 8'b0000_0001;
    else if(counter == 25'd24999)begin
        if(Led == 8'b1000_0000)
            Led <= 8'b0000_0001;
        else
            Led <= Led << 1;
        end
        
endmodule

测试

`timescale 1ns / 1ps

module led_run_tb;
    reg Clk;
    reg Reset_n;
    wire [7:0]Led;
    
    led_run led_run_inst0(
          .Clk(Clk),
          .Reset_n(Reset_n),
          .Led(Led)
    );
    
    initial Clk = 1;
    always #10 Clk = ~Clk;
    
    initial begin
       Reset_n = 0;
       #201;
       Reset_n = 1;
       #40000000;
       $stop;
    end
endmodule

仿真

让 LED 灯按照亮 500μs，灭 500μs的状态循环亮灭

设计

module counter_led_0(
    Clk,
    Reset_n,
    Led
    );
    
    input Clk;
    input Reset_n;
    output reg[7:0] Led;
    
    reg [25:0]counter;
    parameter MCNT = 50000000;
    
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)
        counter <= 0;
    else if(counter == 49999999)
        counter <= 0;
    else 
        counter <= counter + 1'b1;
        
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)
        Led <= 0;
    else if(counter == 24999999)
        Led <= 1;
    else if(counter == 49999999) 
        Led <= 0;     
           
endmodule

测试

`timescale 1ns / 1ps

module counter_led_0_tb;

    reg Clk;
    reg Reset_n;
    wire Led;
    
    counter_led_0
    #(
         .MCNT(50000)
    )
     counter_led_0_inst0(
          .Clk(Clk),
          .Reset_n(Reset_n),
          .Led(Led)
    );
    
    initial Clk = 1;
    always #10 Clk = !Clk;
    
    initial begin
       Reset_n = 0;
       #201;
       Reset_n = 1;
       #2000000000;
       $stop;
    end

endmodule

让 LED 灯按照亮 0.25 秒，灭 0.75 秒的状态循环亮灭

设计

module counter_led_0(
    Clk,
    Reset_n,
    Led
    );
    
    input Clk;
    input Reset_n;
    output reg[7:0] Led;
    
    reg [25:0]counter;
    parameter MCNT = 50000;
    
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)
        counter <= 0;
    else if(counter == MCNT - 1)
        counter <= 0;
    else 
        counter <= counter + 1'b1;
        
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)
        Led <= 0;
    else if(counter == MCNT/2 + MCNT/4 - 1)
        Led <= 1;
    else if(counter == MCNT - 1)
        Led <= 0;     
           
endmodule

测试

`timescale 1ns / 1ps

module counter_led_0_tb;

    reg Clk;
    reg Reset_n;
    wire Led;
    
    counter_led_0
    #(
         .MCNT(50000)
    )
     counter_led_0_inst0(
          .Clk(Clk),
          .Reset_n(Reset_n),
          .Led(Led)
    );
    
    initial Clk = 1;
    always #10 Clk = !Clk;
    
    initial begin
       Reset_n = 0;
       #201;
       Reset_n = 1;
       #2000000000;
       $stop;
    end

endmodule

仿真

让 LED 灯按照亮 0.25 秒，灭0.5秒，亮0.75秒，灭1秒的状态循环亮灭

设计

module counter_led_1(
    Clk,
    Reset_n,
    Led
    );
    
    input Clk;
    input Reset_n;
    output reg[7:0] Led;
    
    reg [26:0]counter;
    parameter MCNT = 125000000;
    
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)
        counter <= 0;
    else if(counter == MCNT - 1)
        counter <= 0;
    else 
        counter <= counter + 1'b1;
        
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)
        Led <= 1;
    else if(counter == MCNT/10 - 1)
        Led <= 0;
    else if(counter == MCNT/10 + MCNT/5 - 1)
        Led <= 1; 
    else if(counter == (MCNT/10 + MCNT/5)*2 - 1)
        Led <= 0;
    else if(counter == MCNT - 1)
        Led <= 1;
           
endmodule

测试

`timescale 1ns / 1ns

module counter_led_1_tb;

    reg Clk;
    reg Reset_n;
    wire Led;
    
    counter_led_1
    #(
         .MCNT(50000)
    )
     counter_led_1_inst0(
          .Clk(Clk),
          .Reset_n(Reset_n),
          .Led(Led)
    );
    
    initial Clk = 1;
    always #10 Clk = !Clk;
    
    initial begin
       Reset_n = 0;
       #201;
       Reset_n = 1;
       #2000000000;
       $stop;
    end

endmodule

仿真

让 LED 灯按照指定的亮灭模式亮灭，亮灭模式未知，由用户随机指定。以 0.25 秒为一个变化周期，8个变化状态为一个循环。

设计

module counter_led_2(
    Clk,
    Reset_n,
    Ctrl,
    Led
);
    
    input Clk;
    input Reset_n;
    input [7:0]Ctrl;
    output reg[7:0] Led;
    
    reg [26:0]counter;
    parameter MCNT = 100000000;
    
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)
        counter <= 0;
    else if(counter == MCNT -1)
        counter <= 0;
    else 
        counter <= counter + 1'b1;
        
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)
        Led <= 0;
    else if(counter == MCNT/8 -1)
        Led <= Ctrl[0];
    else if(counter == MCNT*2/8 -1)
        Led <= Ctrl[1];  
    else if(counter == MCNT*3/8 -1)
        Led <= Ctrl[2];
    else if(counter == MCNT*4/8 -1)
        Led <= Ctrl[3];      
    else if(counter == MCNT*5/8 -1)
        Led <= Ctrl[4];
    else if(counter == MCNT*6/8 -1)
        Led <= Ctrl[5];  
    else if(counter == MCNT*7/8 -1)
        Led <= Ctrl[6];
    else if(counter == MCNT*8/8 -1)
        Led <= Ctrl[7];     
             
endmodule

测试

`timescale 1ns / 1ns

module counter_led_2_tb;

     reg Clk;
     reg Reset_n;
     reg [7:0]Ctrl;
     wire Led;
     
     counter_led_2 
     #(
          .MCNT(100000)
     )
     counter_led_2_inst0(
         .Clk(Clk),
         .Reset_n(Reset_n),
         .Ctrl(Ctrl),
         .Led(Led)
     );
     
     initial Clk =1;
     always #10 Clk = !Clk;
     
     initial begin
         Reset_n = 0;
         Ctrl = 0;
         #201;
         Reset_n =1;
         #2000;
         Ctrl = 8'b1000_0110;
         #2000000000;
         $stop;
     end
        
endmodule

仿真

2024.03.04

串口通信发送

通用异步收发传输器（UART）是一种异步收发传输器，其在数据发送时将并行数据转换成串行数据来传输，在数据接收时将接收到的串行数据转换成并行数据，可以实现全双工传输和接收。

最常见类型：数据位数、波特率大小、奇偶校验类型和停止位数。

最常见的配置是8N1。

按照一个完整的字节包括一位起始位、8 位数据位、一位停止位即总共十位数据来算，

要想完整的实现这十位数据的发送，就需要 11 个波特率时钟脉冲，第 1 个脉冲标记一次传

输的起始，第11 个脉冲标记一次传输的结束，如下所示：

2024.03.07

DDS

人菜是非多
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chuckfql的专栏
11-30 392
1. 计数器学习 module my_counter(clk,rstn,led);    input clk;  input rstn;  output reg led;   reg[24:0] count;      always@(posedge clk,negedge rstn)      if(rstn == 1'b0)       count = 1'b0;
零基础学FPGA学习日记
08-27
【零基础学FPGA学习日记】是一篇针对初学者的FPGA学习笔记，记录了作者在学习Verilog语言过程中的理解和感悟。FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，允许用户根据需求自定义硬件逻辑，广泛...
FPGA培训学习心得(北京至芯_兴洪).
01-05
### FPGA培训学习心得关键知识点解析 #### 一、个人背景及选择FPGA培训的原因 - **个人背景**：本文作者毕业于电子专业，拥有大专学历，曾在苏州华硕电脑担任制程工程师，工作强度大但薪资较低。 - **动机**：作者...
fpga通过vivado实现加法器
04-16
在电子设计领域，FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，...随着技术的发展，FPGA在高速计算、图像处理、通信等领域有着广泛的应用，学习掌握Vivado等工具，无疑将对IT职业生涯带来积极的影响。
FPGA项目实战学习分享_W2
weixin_40434347的博客
01-27 1907
FPGA学习分享_W2_Draft Day1（210121Thu） 工程创建与计算器实例测试 Getting Started with the Basys 3 (Legacy) 约束文件与顶层文件信号引脚对应；约束文件语言为Tcl； “Generate Bitstream” 花费的时间比想象地久，基本要等到“Generate Bitstream”按钮从灰色变为彩色才算完；在log中未找到“creating xxx.bit”相关记录，但在文件夹目录中找到了bit和bin文件 “Program Device”
FPGA学习分享 #1 工具软件安装历程
weixin_40434347的博客
01-20 903
FPGA学习分享 #1 工具软件安装历程 对于FPGA的学习过程，在熟练掌握硬件语言之后，就可以对实战演练项目着手开始准备了，这篇文章就和大家分享讨论下相关工具软件的安装血泪Tips（开始FPGA的学习也只有一个月，开博客也只能算是记日记吧）。 —————————————————————————————————————————————————————— Notepad++ Notepad++可以看作一个具有一定敲代码相关的定制功能的记事本应用，据说有三十几种机器语言可供选择。作为初学者并没有怎么接触过，目前
FPGA学习笔记（一）——FPGA学习入门
二颖的博客
01-04 4505
之前一直都是自己看书学习FPGA，例如：云创工作室《Verilog HDL 硬件描述语言程序设计与实践教程》，该书主要讲了如何使用ISE和Modelsim进行编程，很详细，初学者可以对整个FPGA开发流程有个大概了解。夏宇闻《Verilog 数字系统设计教程》，该书主要讲解了Verilog HDL语法知识，可以作为Verilog  HDL语言入门。 但是，我做项目时，还是以c++的思路编程，没有...
FPGA——VGA协议
weixin_44569216的博客
08-29 1409
用于FPGA学习——从硬件角度来讲解VGA协议
FPGA随记---inout端口的处理
m0_59337107的博客
09-02 952
为了进一步考虑，当一个模块的inout端口作为输出时，那么另一个模块的inout端口必须作为输入；反之，当一个模块的inout口用作输入时，那么另一个模块的inout口一定是输出口。那么，连接到inout口的另一个模块是什么情况呢？显然，另一个模块也应该是一个inout端口，一个inout端口不能独立存在。解决这个问题的方法是将DataIn声明为reg类型，将reg类型变量复制到always进程块中，需要添加一个控制信号，由always敏感表监控，保证inout端口的输出不能直接贯通到Datain处。
FPGA开发：Verilog数字设计基础
qq_74114817的博客
09-03 2243
IP核，全称知识产权核（Intellectual Property core），在集成电路设计领域中扮演着重要角色。通俗地解释，IP核就是那些已经设计好、验证过，并可以重复使用的电路功能模块或设计模块。它们就像是构建积木一样，可以被设计师们用来快速搭建出复杂的集成电路系统，从而大大缩短设计周期，提高设计效率。软IP固IP（Firm IP Core）和硬IP软IP软IP通常是用硬件描述语言（如VHDL或Verilog）编写的功能描述，它只定义了电路的行为和功能，而不涉及具体的电路实现细节。
FPGA第 9 篇，Verilog 中的关键字和基数
最新发布
weixin_65793170的博客
09-05 1172
⭐在 Verilog 中，关键字（Keywords）和基数（Radix）是语言的重要组成部分，它们有助于描述和定义硬件设计。上期分享了 Verilog 的基本使用，以及数据类型、逻辑值和算数运算符的简单应用，掌握这些技能基础，我们可以高效地设计和验证 FPGA 电路，从而实现所需的数字系统功能。上期介绍了 Verilog 中的数据类型、逻辑值以及算术运算符，​​​​​​​具体，请看上篇， Verilog中的数据类型、逻辑值以及算术运算符 https://blog.csdn.net/weixin_6579
Verilog中编写注意事项及代码风格
weixin_38786847的博客
09-03 617
（1）大小写敏感；（2）编译指令中的前导符号；
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