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原创 CXL-cxl.mem
定义了CPU和内存之间的传输接口。当CPU和Mem位于不同的chip中,该通道走的是CXL的链路层和物理层,该协议可用于多个不同的内存连接选项,包括当内存控制器位于主机CPU中时,或当内存控制器位于加速器设备内时,或当内存控制器移动到单独的存储芯片时主机管理设备内存 (HDM) 地址区域提供 3种基本一致性模型:• HDM-H(仅主机相干):仅用于第 3 类设备• HDM-D(设备一致性):仅用于依赖 CXL.cache 管理与主机一致性的传统2 型设备。
2024-09-04 14:28:26
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原创 CXL-cxl.cache
将设备和主机之间的交互定义为多个请求,每个请求至少有一条相关的响应消息,有时还有数据传输。该接口在每个方向上由三个通道组成:请求(Request)、响应(Response)和数据(Data)。通道按其方向和传输内容命名,D2H表示设备到主机,H2D表示主机到设备。独立通道允许不同类型的信息使用专用线路,从而实现解耦和更高的单线有效吞吐量。D2H Req通道,将新请求从设备传送到主机。请求通常以内存为目标。每个请求将收到0、1或2个响应,和最多一个64字节的缓存行。
2024-09-03 11:49:22
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原创 CXL-transaction layer-cxl.io
用于管理数据传输的流量控制机制。一个完整 DLLP,除去物理层添加的 1 个字节起始控制符号和 1 个字节结束控制符外,剩下的 6 个字节为通用 DLLP,其中 4 个字节为 DLLP 主要部分,包含了 1 个字节的 DLLP 类型字段和 3 个字节的附加属性字段,属性随 DLLP 类型的不同而不同;Ack/Nak DLLP,在 Ack/Nak 机制中由接收设备发向发送设备,保证 TLP 的可靠传送,Ack DLLP 表示TLP 被正确接收,Nak DLLP 表示 TLP 出现错误,请求发送设备重传。
2024-09-02 10:22:54
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原创 CXL协议
ARB/MUX 在来自 CXL 链路层的 CXL.io 和 CXL.cache/mem 的请求之间进行仲裁,跟据仲裁结果对数据进行多路复用,该结果使用加权轮询仲裁和主机设置的权重。CXL.mem是访问内存的,使用加载和存储命令为处理器提供了对设备附加存储器的访问,其中处理器作为主设备,CXL 设备作为从设备,能够支持易失性和持久性的存储器架构。CXL.cache是访问缓存的,定义了处理器与设备之间的交互,允许连接的 CXL 设备使用请求和响应方法,以极低的延迟高效地缓存处理器内存。
2024-08-30 10:16:09
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空空如也
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