通过构建interface实现
例如dut中有内部信号a,b
·include m_temp_if.svh
module top
logic a;
logic b;
m_temp_if temp_if(clk,rst_n)
top1 u_top1(
)
assign temp_if.a = top.u_top1.a;
assign temp_if.b = top.u_top1.b;
initial begin
set m_temp_if.....
end
endmodule
interface m_temp_if(input logic clk,input logic rst_n)
localparam setup_time=0.1;
localparam hold_time=0.1;
clocking mon_cb@(posedge clk);
default input #setup_time output #hold_time;
input a;
output b;
endclocking
endinterface
此处使用延迟是为了同步monitor采样的一个时钟上升沿延迟,如果dut内部信号不适用延迟采样,则dut内部信号会和接口信号产生一个时钟延迟