sv中静态属性和静态方法

最新推荐文章于 2024-07-23 09:39:50 发布
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分类专栏： systemverilog 文章标签： 开发语言
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本文链接：https://blog.csdn.net/m0_72571331/article/details/128011089
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本文介绍了System Verilog（sv）中静态属性和静态方法的概念。静态属性是类中所有实例共享的变量，其内存分配在编译时完成，不受实例化影响。静态方法则对所有类实例共享，可在类外部直接调用，只能访问静态属性，并且不支持`virtual`和`this`关键字。
摘要由CSDN通过智能技术生成

静态属性

类的内存空间是动态分配和释放的，同一个类的不同实例，即使其中变量的名称相同，也是不同的东西。
如果需要一个变量，这个变量能够被一个类的所有实例共享，那么就需要声明这个变量为static。
可以理解为，静态属性属于这个类，不会因为类的不同例化而改变。具有静态属性的变量，其内存空间在编译时就已经完成分配，不必再等到类实例化后。

module tb;
class A;
static int var;
endclass

initial begin
A a1,a2;
a1=new();
a2
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