【verilog】全加器

实现一个全加器（Full Adder）并在 ModelSim 中进行仿真包括以下步骤：

1. 编写 Verilog 代码

全加器的 Verilog 代码相对简单，下面是一个基本的例子：

// full_adder.v
module full_adder (
    input a,         // 输入 a
    input b,         // 输入 b
    input cin,       // 进位输入
    output sum,      // 求和结果
    output cout      // 进位输出
);

    // 逻辑表达式
    assign sum = a ^ b ^ cin;     // 求和为三个输入的异或
    assign cout = (a & b) | (b & cin) | (a & cin); // 进位为三个输入的组合

endmodule

2. 编写测试平台（Testbench）

测试平台用于验证你的设计是否正确。下面是一个简单的测试平台代码：

// tb_full_adder.v
`timescale 1ns / 1ps

module tb_full_adder;

    // 测试平台中的信号声明
    reg a;
    reg b;
    reg cin;
    wire sum;
    wire cout;

    // 实例化待测模块
    full_adder uut (
        .a(a),
        .b(b),
        .cin(cin),
        .sum(sum),