【verilog】四选一选择器

在 ModelSim SE 中，编写一个四选一选择器可以使用 `always` 语句和 `assign` 语句两种方式。以下是它们的具体实现方式和使用方法：

### 使用 `always` 语句

1. **Verilog代码**：

```verilog
module four_to_one_mux (
    input wire [1:0] sel,     // 2-bit selector
    input wire [3:0] in,      // 4 input lines
    output reg out            // output line
);

always @(*) begin
    case (sel)
        2'b00: out = in[0];
        2'b01: out = in[1];
        2'b10: out = in[2];
        2'b11: out = in[3];
        default: out = 1'b0; // default case to handle unforeseen conditions
    endcase
end

endmodule
```

2. **如何使用**：

- 将此代码保存为 `.v` 文件（例如，`four_to_one_mux.v`）。
- 在 ModelSim SE 中，创建一个新工程并添加此 Verilog 文件。
- 编写一个测试平台（testbench）来验证选择器的功能。

测试平台示例如下：

```verilog
module tb_four_to_one_mux;

reg [1:0] sel;
reg [3:0] in;
wire out;

// Instantiate the four_to_one_mux
four_to_one_mux uut (
    .sel(sel),
    .in(in),
    .out(out)
);

initial begin
    // Test all possible selector values
    in = 4'b1010; // Example input
    sel = 2'b00; #10;
    sel = 2'b01; #10;
    sel = 2'b10; #10;
    sel = 2'b11; #10;
    
    // Finish simulation
    $finish;
end

endmodule
```

- 在 ModelSim SE 中编译工程，加载测试平台并运行仿真，查看输出以验证选择器的行为。

### 使用 `assign` 语句

1. **Verilog代码**：

```verilog
module four_to_one_mux_assign (
    input wire [1:0] sel,     // 2-bit selector
    input wire [3:0] in,      // 4 input lines
    output wire out           // output line
);

assign out = (sel == 2'b00) ? in[0] :
             (sel == 2'b01) ? in[1] :
             (sel == 2'b10) ? in[2] :
             (sel == 2'b11) ? in[3] : 1'b0;

endmodule
```

2. **如何使用**：

- 同样将此代码保存为 `.v` 文件（例如，`four_to_one_mux_assign.v`）。
- 在 ModelSim SE 中，创建一个新工程并添加此 Verilog 文件。
- 编写一个测试平台来验证选择器的功能。

测试平台示例如下：

```verilog
module tb_four_to_one_mux_assign;

reg [1:0] sel;
reg [3:0] in;
wire out;

// Instantiate the four_to_one_mux_assign
four_to_one_mux_assign uut (
    .sel(sel),
    .in(in),
    .out(out)
);

initial begin
    // Test all possible selector values
    in = 4'b1010; // Example input
    sel = 2'b00; #10;
    sel = 2'b01; #10;
    sel = 2'b10; #10;
    sel = 2'b11; #10;
    
    // Finish simulation
    $finish;
end

endmodule
```

- 在 ModelSim SE 中编译工程，加载测试平台并运行仿真，查看输出以验证选择器的行为。

### 总结

使用 `always` 和 `assign` 语句编写的四选一选择器在行为上是等价的，可以根据需求选择一种实现方式。编写好 Verilog 模块和测试平台后，通过 ModelSim SE 的仿真功能验证设计的正确性。