FPGA经典基础问题汇总|一日十题|学习笔记

一、固件和驱动的区别：
固件(Firmware)就是写入EPROM（可擦写只读存储器）或EEPROM(电可擦可编程只读存储器)中的程序。为硬件服务，与硬件捆绑，便于硬件更好地同软件交互。
驱动(driver）为软件服务，适配不同操作系统。

二、FPGA和ASIC的区别：
FPGA是专用集成电路ASIC (Application Specific Integrated Circuits)的一种实现方式。

三、CPLD与FPGA的区别：
①FPGA的集成度和复杂度均高于CPLD，所以FPGA可实现复杂逻辑电路设计。
②FPGA工艺多为SRAM等工艺，掉电信息丢失，需外配存储器，而CPLD工艺多为EEPROM等工艺，掉电信息不丢失，不用外配存储器。

四、FPGA的资源有什么：
①IOB可编程输入输出单元
②CLB可编程逻辑块，CLB由SliceL+SliceL或者由SliceL+SliceM构成，1个Slice=4个六输入查找表LUT+8个存储单元FF。
    4个六输入的LUT-->2个七输入的LUT-->1个八输入的LUT。8个存储单元FF，4个可配置成DFF或者锁存器，另外4个只能配置为DFF。
③数字时钟管理模块
    Clock Management，简称CMT。包含DCM、PLL、MMCM等等可产生内部再生时钟。
    DCM的核心是DLL（Delay Locked Loop）它是一个数字模块，可以产生不同相位的时钟、分频、倍频、相位动态调整等，但精度有限。
    PLL（Phase Locked Loop）是一个模拟电路，可以产生不同相位的时钟、分频、倍频、精度更高，但不能动态调整相位。
    MMCM（Mixed Mode Clock Manager）是在PLL的基础上增加了动态调整相位功能（数字电路），因为包含了数字和模拟，所以叫Mixed Mode。占用面积比PLL大。
    时钟相位（CPHA）能够配置用于选择两种不同的传输协议之一进行数据传输。如果CPHA=0，在串行同步时钟的第一个跳变沿（上升或下降）数据被采样；
    如果CPHA=1，在串行同步时钟的第二个跳变沿（上升或下降）数据被采样。SPI主模块和与之通信的外设音时钟相位和极性应该一致。
④BRAM
    BRAM是块RAM，以块为单位， 速度较慢，但存储数据多，时序严格。DRAM是分布式RAM，以LUT为单位的，速度较快，但存储数据少，无时钟驱动。
⑤布线资源
⑥底层内嵌功能单元——PLL（锁相环）、DSP等

五、FPGA不同bank之间的不同：
每个bank单独供电，可以设置为不同的电气标准，如3.3、2.5等。

六、建立时间和保持时间：
建立时间Tsu（setup）：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。
保持时间Th（hold）：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。

七、解决复位时产生亚稳态的方法：
异步复位中最严重的问题是，如果异步复位信号在触发器时钟有效沿附近“释放“（复位信号从有效变为无效）的话，可能会导致触发器输出的亚稳态；而同步复位可能存在问题是复位信号必须保持有效电平大于一个时钟周期，才能被正确采样从而复位成功。因此采用异步复位同步释放的方式来规避上述两种缺点。

八、亚稳态的解决方法：
亚稳态是指触发器无法在确定时间达到确定的状态，进而导致逻辑错误。亚稳态的本质是因为时序不满足，在同步电路中，可以切分逻辑减小组合逻辑的时间，换用更快的DFF(D触发器），降低时钟频率；在异步电路中，可采用两级同步。

九、FPGA项目中如何进行时序优化：
第一步查看时序报告，①跨时钟域（相关时钟）出现时序冲突，可以采用异步FIFO、握手的方式；②同时种域（相同时钟）出现时序冲突可以在组合逻辑中插入流水线、优化单一路径、改串行为并行计算等。

十、锁存器与D触发器的区别：
latch：电平敏感，非同步控制，容易产生毛刺。在使能信号有效时latch相当于通路，在使能信号无效时latch保持输出状态。但使用latch可以timing borrow，在高速电路设计中，timing会很紧，有时候就需要用latch。
DFF：边沿敏感，同步控制，不易产生毛刺（glitch）。