Verilog中运算符的优先级|语法

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已于 2024-03-08 16:05:04 修改

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分类专栏： FPGA源码文章标签： fpga开发

于 2024-03-08 16:04:26 首次发布

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看代码时如果遇到一行有三个以上运算符，还没带括弧表示优先级的情况，真的会头疼。

wr = op[31] == 1'b1 && flag == 1'b1;

运算符优先级表
！ ~	更高的优先级
* / %
+ -
<< >>
< <= > >=
== != === !==
&
^ ^~
\|
&&
\|\|
?:	更低的优先级

表格从上往下，优先级从高到低。

因此，这一句其实可以写成：

wr = (op[31] == 1'b1) && (flag == 1'b1);

可读性会更高。

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