(1)
选择一个合适大小的双口RAM或者FIFO,以保证发送的数据不会由于接收端没有来得及处理而丢失.最佳长度是2倍于一次性接收或者发送处理包的长度
(2)
设计一个写入数据处理模块,将写入的数据依次存储到RAM位置中.每存储1个数据,地址对应加1.如果地址超出RAM的最大长度,该地址进行卷绕,变为0地址.
(3)
设计一个读地址模块,根据所读数据的处理进程进行处理.设计的原则是,保证RAM中有能满足接收处理模块完成一次性处理的数据.该模块生成读取地址,每读取一个数据,读取
地址自动加一.
(4)
根据设计需求,设计发送和接收数据处理模块.这部分模块应当是简单的计算或组合逻辑.
(5)
收发双方各自独立设计发送状态机、接收状态机。