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verilg
文章平均质量分 72
mangyegulang
这个作者很懒,什么都没留下…
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2020一次转变:从Verilog到SpinalHDL
学习SpinalHDL已有近半年,其诚然小众,但“小家碧玉”未尝不是绝代佳人。出坑Verilog遥想当年本科之时画过电路PCB、玩儿过单片机、PLC,亦学过C#(给我那数块板子的毕设做个上位机),Python。直到研究生之时方才选择FPGA这条道路,除了对数字电路本身的兴趣之外(对于做软件感觉一直找不到自己的优势所在,虽然最终还是进了互联网行业,也算是冥冥之中自有天意吧),重要的便是Verilog语法简单,可以令我很快专注于电路硬件的设计而非语法本身。 “成也萧何,败也萧何”,Verilog语法确实原创 2021-01-01 17:03:59 · 5673 阅读 · 3 评论 -
verilog文件系统函数调用
1 $openIntegermulti_channel_descriptor= $fopen ( "file_name" );返回文件的多通道描述符,只允许写数据,最多能打开31个文件,最高位保留。注意:用$fopen打开文件会将原来的文件清空,若要读数据就用$readmemb,$readmemh就可以了,这个语句不会清空原来文件中的数据。integerfd = $fopen (原创 2017-03-01 22:45:12 · 11710 阅读 · 0 评论 -
verilog通过中+:与-:解决变量内固定长度数据位的动态选取
在FPGA设计过程,尤其是算法实现时hi,有时往往需要选取某个变量的动态范围地址,而verilog中常规的向量标识方法a[MSB:LSB]往往会发生错误,在此可借用a[BASE :- WIDTH]的方式实现。a[BASE+:(/-:)WIDTH]BASE:基地址WIDTH:数据宽度,固定。 举例如下: 在半色调像素处理算法中,对输原创 2017-02-14 21:42:50 · 14357 阅读 · 3 评论 -
Xilinx IODELAY动态延迟的调用
Xilinx SELECTIO IP核调用配作可变输入延时时其信号接口如下表所示:接口名 方向 注释DATA_IN_FROM_PINS Input来自外部IO数据输入引脚DATA_IN_TO_DEVICE OutputCLK_OUT同步后的输出数据DELAY_BUSY OutputIODELAY校准和相位变化正在进行忙信号DELAY_CLK InputFPG原创 2017-10-21 16:57:35 · 13862 阅读 · 0 评论 -
Xilinx_SERDES动态延迟加解串的使用
Xilinx SELECTIO IP核调用配作可变延迟加输入解串工作模式时信号接口如下表所示:接口名 方向 注释DATA_IN_FROM_PINS Input来自外部IO数据输入引脚DATA_IN_TO_DEVICE OutputCLK_OUT同步后的输出数据DELAY_BUSY OutputIODELAY校准和相位变化正在进行忙信号DELAY_CLK Inpu原创 2017-10-23 16:38:18 · 3623 阅读 · 1 评论